CN105849701A - 采用金属电阻变化分析稳定性的系统和方法 - Google Patents

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Abstract

本发明描述了用于分析由物理不可克隆函数(PUF)产生的位串(bitstrings)的统计质量的技术。所述PUF影响集成电路的电力网电线电阻变化。对位串的温度和电压的稳定性进行了分析。本发明还描述了将电压降转换成数字码，其中所述转换对简化及差分侧信道攻击具有强适应性。

Description

采用金属电阻变化分析稳定性的系统和方法
本申请要求优先权为美国临时专利申请No.61/870,974，提交于2013年8月28日，其通过引用并入本文。
技术领域
本发明涉及一种用于产生随机位串的系统和方法，涉及物理不可克隆函数(PUFs)。
背景
随机位串可以形成用于硬件安全中加密、鉴别、验证和功能激活的基础。在目前的技术中，对于加密密钥材料在现场可编程门阵列(FPGAs)和专用集成电路(ASICs)上的非易失性存储器中可被存储为数字位串。然而，这种方式存储的机密对确定的对手可能不是安全的，其可以用试探性的攻击来窃取机密。物理不可克隆函数(PUFs)可以用来作为在非易失性存储器中存储数字位串的一种替代。PUFs可利用在集成电路中随机产生变化作为用于产生随机位串的熵源，并且可以包括一个芯片上的基础结构，用于测量及数字化相应的变化。
PUF的质量可以基于群体中的一个或多个的唯一性、位串产生的随机性及整个不同环境条件下(即，温度和电压)的再现性或稳定性来判断。当前的PUF的质量不太理想。此外，确定PUFs的唯一性、随机性及稳定性的当前技术不太理想。
概要
一般而言，本发明描述了用于生成物理不可克隆函数(PUF)的技术。特别是，本发明描述了用于基于电阻变化生成PUF的技术。本发明描述了分析通过电路的PUF产生位串的统计质量。具体地，影响电路的多晶硅和金属线的电阻的变化的PUF在不同温度和电压下被分析以确定其稳定性。本发明还描述了将电路的电压降转换成数字码，其中所述转换对简化及差分侧信道攻击具有强适应性。
以下附图和描述中将详细说明一个或多个实施例的细节。从描述和附图，及从权利要求书中，其他特征、目的和优点将变得更加明显。
附图说明
图1是说明可实施本发明的一种或多种技术的集成电路结构的一个实施例的框图。
图2是说明可实施本发明的一种或多种技术的激励/测量电路(SMC)的一个实施例的示意图。
图3A-3B是说明用于实施本发明的一种或多种技术的集成电路的一个实施例的示例性电力网电压分布的曲线图。
图4A-4B是说明使用本文中所描述的PUF的一个实施例的示例性位生成过程坐标图。
图5是说明用于根据本发明的技术生成的示例性位串的一个示例性海明距离(hamming distances)分布的曲线图。
图6是说明实施本发明的一种或多种技术的示例性集成电路的合格-不合格率的坐标图。
图7A是说明本发明的位串冗余技术的一个实施例的概念图。
图7B是说明本发明的位串冗余技术的一个实施例的概念图。
图8是说明用于改善位串稳定性技术的一个实施例的曲线图。
图9是说明可实施本发明的一种或多种技术的电压-数字转换器(VDC)的一个实施例的示意图。
图10是说明根据本发明的技术生成的示例性位串的一个示例性海明距离(hamming distances)分布的曲线图。
图11是说明可实施本发明的一种或多种技术的电压-数字转换器(VDC)的一个实施例的示意图。
图12是说明可实施本发明的一种或多种技术的电压-数字转换器(VDC)的一个实施例的示意图。
图13A-13B是说明为了在本文中所描述的一个示例性的PUF中使用的测量差值的一个实施例的曲线图。
图14是说明可实施本发明的一种或多种技术的电路的一个实施例的示意图。
详细说明
物理不可克隆函数(PUFs)是对下一代集成电路(IC)的安全性的有价值的组件。PUFs随机生成可以在例如加密、认证、功能激活、计量等的安全应用中使用的位串，但是其是可再现的。位串可以使用专用硬件原语和处理引擎来动态生成，从而可避免在芯片上非易失性存储器中存储的需要。该特点不仅可以提高其适应旨在窃取机密密钥资料侵入式攻击，也可以降低制造IC的成本。即，在许多情况下，PUFs可以使用能够使用标准的CMOS工艺步骤来制造的组件来设计，因此，可以消除整合非标准组件的成本，诸如非易失性存储器。PUFs作为下一代的安全机制的另一个重要特征是它们产生大量可重复的随机位的潜力。此特点为软件开发提供了新的机会以加强安全机制，例如，通过允许在加密通信信道频繁更换钥匙，及通过允许在多个通信实体中利用大的、变化的共享密钥集。
PUFs被设计为对在IC上的导线和晶体管的印刷和注入特性的变化是敏感的。对IC组件制造的精确控制在日益先进技术世代更加困难，从而在更宽的范围中导致在芯片的复制拷贝之间及复制拷贝内的电气变化。在IC内发生的信号变化可以是PUF的熵源。示例性PUF的实现可以影响晶体管阈值电压、散斑图、延迟链及环形振荡器、薄膜晶体管、SRAMs、漏电流、金属电阻、光学及相变、感应器、切换变化、亚阈值的设计、只读存储器(ROM)、总线保持器、微处理器、使用光刻效果及老化的变化。应当指出的是PUFs可以结合不同类型芯片上的基础结构用于测量和数字化相同类型的变化。虽然，在一些实例中，本文所描述的技术相对于基于金属电阻变化的PUFs进行了描述，本文描述的技术可一般适用于任何类型的PUF。
一些统计标准已成为衡量PUF质量的重要指标。芯片间的海明距离(HD)可以用于确定芯片的群体中位串的唯一性。同样地，美国国家标准与技术研究院(NIST)的统计测试套件可用于评估由每个芯片产生的位串的随机性。芯片内的海明距离(HD)可用于评估位串的稳定性。也就是说，不同的温度和电压条件下，每个芯片一次又一次重现相同位串的能力。
每个芯片一次又一次重现相同位串的能力可以相对于的每个芯片来描述以避免位反转，在此位反转可以被定义为在当温度和电压变化时位串生成中的‘0到1’和‘1到0’变化。该发明描述了一个示例性PUF并评估其稳定性。此外，本发明描述了减少了故障重现位串概率的一个示例性位反转避免方案。对此示例性位反转避免方案进行了评价，并显示出故障重现位串的概率减少到小于1E-9。
如上所述，PUFs可结合不同类型的芯片上基础结构，用于测量和数字化的相同类型的变化。不同类型的芯片上基础结构的可以为特定PUF提供不同的稳定性。本发明描述了用于测量电压的变化的示例性芯片上电压-数字转换器(VDC)。在一个实施例中，电压的变化可以反映金属线的电阻变化。对示例性芯片上电压-数字转换器的稳定性在不同的温度和电压下进行了评价。
图1是说明可实施本发明的一种或多种技术的集成电路结构的一个实施例的框图。在图1中所示的实施例中，芯片100是基于一个90nm芯片结构上。在其它实施例中，芯片100可基于其他结构上(例如，65nm结构、45nm结构等)。在一个实施例中，90nm的芯片结构可以使用IBM的90nm、9金属层体硅工艺制造。如图1所示，芯片100的平板框架包括56个I/O，并围绕一个大约1.5mm×1.5mm左右的芯片面积。沿着芯片100的顶部标记PS(P感测)和NS(N感测)的两个PAD涉及电压感测连接，其中PS可以用于感测VDD附近的电压及NS可以用于感测GND附近的电压。在图1所示的实施例中，每个PS和NS端子线在芯片100上，并连接到85份激励/测量电路(SMC)的副本。在图1所示的实施例中，SMCs被示为小矩形及横穿整个芯片100分布为两个阵列，一个7×7的外阵列和一个6×6的内阵列(外阵列中49个SMC和内阵列种36个SMC，总共85个SMC)。虽然在图1中未示出，扫描链可以串联连接到SMCs中的每个以允许控制他们中的每个。
图2是说明可实施本发明的一种或多种技术的激励/测量电路(SMC)的一个实施例的示意图。在图2所示的实施例中，SMC 200包括一对短路晶体管3a和3b。在一个实施例中，每个短路晶体管当启用时能够通过电力网吸收大约10mA的电流。在这个实施例中，VDD和GND上的电压降/上升，分别可小于10mV。如图2所示，SMC 200包括一组16个“伪”传送门(TG)，标记为1a到1h，在图2中充当电压感测设备。如图2中所示，8个TG 1a-1h连接到8个9金属层(第9金属层在图2中未示出)，其限定了电力网的VDD叠层，如图2上左侧所示(标记为M1到M8)，而其它8个TG 1a-1h连接到GND叠层，如图2上右侧所示(标记为M1到M8)。
在SMC 200中，扫描FFs 4a和4b和3至8译码器5a和5b允许在每个叠层准确启用TGs中的一个。如图2所示，SMC 200包括额外的TGs 2a和2b连接到8个TG叠层中的每个的漏极，一个用于VDD及一个用于GND。如图1所示，单独的扫描FFs的控制它们连接至路由至PS和NS引脚的芯片宽线。SMC 200的配置和控制机制允许使用芯片外电压表来测量任何VDD和GND电压。
在一个实施例中，一个口令应用到电路100，通过配置扫描链以(1)使在SMC内启动短路晶体管，及(2)在相同的SMC启用两个TG。例如，对于SMC 200，可以启用短路晶体管3a和3b及可以启用标记2a的TG和选自1a到1h的组中的一个TG。一旦晶体管被启用，电压降/上升可以使用电压表在NS和PS平板上进行测量。电压表可以包括芯片外电压表或芯片上电压表。
在一个实施例中，为了减少存在于VDD和GND叠层的偏置效应和相关性，层间的电压降/上升可以通过减去成对来计算，从连续的金属层测得的电压，即VM1-VM2、VM2-VM3等等。这些电压差，其可以被称为电力网电压差(PGVDs)，也可以允许PUF影响发生在电力网的每个金属层的独立电阻变化。应当注意的是，使用基于PUF的金属结构的一个显著好处是“噪声相关”变化，如那些通过温度和电压(TV)变化引入的，对所测量的电压导致线性变化。这种线性比例特性允许两个电压的相对大小横跨温度和电压的变化保持一致，这反过来又提高了PUF位反转相比较时的稳定性，例如影响基于晶体管的变化的PUFs。
如图2所示在各个VDD和GND叠层中的8个TG表明7个PGVD可以每层计算。然而，应该指出的是，芯片上电力网的结构可以减少电力网上层的电压降。因此，在某些情况下，分析可以被限制为使用下面4个金属层(即，M1到M4)生成的PGVDs，其允许计算三个PGVD。因此，在一个实施例中，对VDD和GND叠层中的每个，在群体中的每个芯片100可以生成85个SMC*3个金属层配对＝255个PGVD。PGVDs中的每个可以以各种组合与其他PGVDs进行比较以产生位串。在一个实施例中，分析可以在通过将每个PGVD与使用相同的金属层配对生成的所有其它PGVD比较生成的位串上进行。因此，在一个实施例中，每个芯片100的总位数目可以等于85个SMC*84/2每个金属层配对*3个金属层配对*2个网格＝3,570×6＝21,420位。因此，在一个实施例中，电路100可以包括85个SMC 200，及可以被配置成实现一个能够产生21,420位的PUF。此PUF在本发明中通常可被涉及为电力网(PG)PUF及更具体地是PGPUF1。
如上所述，可以基于一种或多种唯一性、随机性和稳定性确定PUF的质量。在一组实验中，PGPUF1在9个TV区域中进行评价，即，覆盖在负40℃、25℃和85℃的三个温度，和三个电压，标称和标称的+/-10％下的所有组合。使用PGPUF1产生的位串的稳定性用芯片内HD和“不合格几率”技术来测量。此外，使用PGPUFi产生位串的随机性和唯一性也采用NIST测试套件和芯片间HD方法进行评估。应当注意的是，在其中进行了比较的顺序是随机的。在芯片上实现，可以通过使用线性反馈移位寄存器(LFSR)和种子来完成。在实验中，从芯片外电压表获得数字化的电压。随机比较的过程中使用来自C编程库中的srand函数(种子)和rand函数()在实验中建模。此外，用一组63个芯片对PGPUF1的随机性、唯一性和稳定性的特点进行评估。
基于实验发现不稳定的位，由于它们的PGVDs非常相似被定义为易受反转的位，实际上减少了与整体位串相关联的若干质量度量，其中包括芯片间的HD和NIST统计测试分数。而且，包括位串上的不稳定位可能要求纠错和/或辅助数据方案的包。纠错和辅助数据方案可能会削弱安全性及增加开销。本发明描述了可以被用来识别和丢弃不稳定位的示例性位反转避免方案。示例性位反转避免方案可以被用作纠错和帮助数据方案的一种替代。示例性位反转避免方案可以被称为阈值。
阈值处理可以通过从PGVDs的分布特性第一次计算一个阈值来进行。从如图3A-3B中示出的PGVD的分布特征计算阈值。图3A-3B是说明用于集成电路的示例性电力网电压分布的曲线图。图3A-3B示出了用于一个样品芯片CHIP1的GND和VDD的PGVD分布。如上所述，图3A和图3B中每个分布包括255个PGVD值。即，对于VDD和GND叠层中的每层，在一个群体中的每个芯片100可以生成85个SMC*3个金属层配对＝255个PGVD。
在如图3A-3B中所示的实施例中，在分布中10％和90％点之间的距离用来推导阈值算法的阈值。如图3A-3B中所示，对于此芯片10％和90％点之间的距离对于GND PGVDs大约是0.3mV及对于VDD PGVDS大约是0.15mV。在10％和90％的限制用来避免由每个芯片的PGVD值中潜在异常值引起的扭曲。在其它实施例中，不同的百分比可用来推导阈值(例如，5％和95％，15％和85％，20％和80％)。
然后阈值可以由常数缩放来产生位生成期间所使用的实际阈值。图4A和图4B提供了使用CHIP1的GND PGVDs的位生成过程的说明。图4A和图4B中所示的坐标图均绘出了沿x轴对相对比的两个PGVDs之间的差值的位比较数目。只有通过阈值处理的位被包含在图中，即，x轴仅示出了大约10,710次比较的一半。通过阈值处理的位可被称为强位。出现在图4A-4B的上部分的点生成‘1’位，而在下部分的点生成‘0’位。
图4A仅示出了从登记获得的点，其在25℃、1.2V下进行，利用在0.11和-0.11mV的两个水平线描绘了阈值。通过由常数0.37缩放从分布(即，10％和90％的点)获得的0.3mV获得这些值(即，0.3mV*0.37＝0.11mV)。应当指出，在此实施例中，GND和VDD的阈值的标量0.37和0.65分别确定为足以防止在芯片上位反转。在其它实施例中，可以使用其它标量。图4B增加了来自其余8个TV(再生)区域的数据点。对图4A-4B中图形的仔细检查揭示出来自再生的一些数据点出现在宽度为0.22mV的阈值带内，中心围绕0.0mV。该再生过程中产生的噪声会引起点垂直移动，但只要没有点移动越过0.0线，就不会发生位反转。
使此过程能够应用至需要位串精确再生的情况的使用情况工作如下。在最初的位串生成期间，阈值处理被用于识别不稳定的位。对于每个不稳定的位，应用到生成位串的口令序列中其编号的位置被记录在公共存储器中。后来，在再生期间，阈值被禁止和公共存储器被查阅以确定哪些口令在位生成期间应用。
阈值处理技术应用到根据9个TV区域测试63个芯片的结果相对于图5和图6的描述如下。对于阈值处理技术重要关注处理通过阈值处理的位的分数。在进行的实验中，我们发现该分数对于GND和VDD叠层是不同的。平均而言，使用GND PGVDs约50％的比较通过阈值处理，而使用VDD PGVDs只有22.5％的比较通过阈值处理。对于VDD PGVD分析的较低值被认为是因为在VDD网上相对于GND网增加的噪声产生的。其结果是，平均位串长度从原始大小的21,420个位减少到大约7,765个位(36.25％)。这些位串被发现在所有9个TV区域是可再现的。
真实平均芯片内HD计算为4.01％，其是对整个TV区域的潜在位稳定性的测量。这个值是通过分析全长获得的，即，21,420位的位串，具有阈值禁用和位反转的次数计数，其中位反转是在跨越所有位串配对(9*8/2＝36)的每个位位置发生的，其位串是根据每个芯片的9个TV区域中的每个产生的。平均芯片内HD，以百分比表示，是通过位反转的数目除以36*21,420而获得的，其是检查每个芯片位配对的总数，并乘以100。报告值是横跨所有芯片的这些百分比的平均值。根据PUFs的已发表的文献，认为任何值小于5％时是高品质的。
如上所述，芯片间HD测量位串的唯一性，其最好的可能的结果是50％，即，平均上，任何不同的两个芯片的位串上位的一半。图5是说明用于根据本发明的技术生成的示例性位串的一个示例性海明距离(hamming distances)分布的曲线图。图5绘出了芯片间HD的分布。图5中包括1,953个HD在内的分布通过在所有组合下对来自所有芯片的稳定位串的配对获得。具有最短的稳定的位串的芯片用于设置在每次HD计算中使用的位串的大小，要求所有位串被截断到7,343位。平均的HD是3,666.8(49.94％)，其接近于理想HD 3761.5(50％)。
实验还使用NIST统计测试在0.01的默认显著性水平评估了随机性。鉴于稳定位串的长度相对较短，15次NIST统计测试中只有11次是适用的。图6是说明实施本发明的一种或多种技术的示例性集成电路的合格-不合格率的坐标图。如图6中所示的条形图在z轴上为x轴上的每10次测试及为在y轴上的每10个不同的种子给出了合格芯片的数量。合格芯片的数量参照了合格零假设。零假设被指定为测试下的位串是随机的条件。因此，当通过零假设的芯片的数量大时，会获得好的结果。
关于63个芯片，NIST需要至少60个芯片产生比显著性水平(α＝0.01)大的p值，否则整个测试被认为‘不合格’。如图6中所示的图中，总体而言，11*10＝110个条中，41个是表明所有63个芯片通过测试的全高，39个条具有高度62，27个具有高度61和2个具有高度60。因此，110个中的109个条等于或大于通过测试所要求的值，及只有1个条低于阈值在58。无重叠模板测试的条代表横跨所有148个个体测试的平均合格率。10*148＝1,480次个体测试中，61次不合格，59次测试不超过2个芯片不合格，1次3个芯片不合格(57个芯片通过)，及1次4个芯片不合格(56个芯片通过)。此外，除了8个以外其它的P值测试都通过了，表明P值统一分布在0.0和1.0之间。在发生于Rank测试和无重叠模板测试中这一类的不合格，这两者的NIST建议测试都用比在此使用大得多的位串。总体来说，这些都是非常不错的结果，并表明使用PG PUF生成的位串是加密的高质量。
由PUF产生的位串的大尺寸可用于进一步加强对由单独阈值处理提供的可靠性。这可以通过从由PUF产生的强位的序列创建三份固定长度位串副本来完成。然后，在被称为三重模块冗余或TMR的容错的使用的群体方案的精神内，三个副本可以作为避免位反转的装置进行对比。TMR基于多数表决方案，其中，通过横跨位串的所有3份副本采用多数获得给定位的位置的最终位。
这种技术是使用256位的固定长度的位串进行研究。图7A是说明本发明的位串冗余技术的一个实施例的概念图。在一个实施例中，通过将第一256强位复制到如图7A所示的固定长度位串的第一副本，在登记期间创建了一种基于TMR的位串。通过解析剩余强位创建两个第二副本，搜索匹配到所述第一副本。应当指出的是长度为n的基于TMR的位串需要大约5*n个强位来构建。如上对于阈值处理所描述的，匹配位的位置由在公共存储位串(未示出)写上‘1’来表示，而跳过的位(和在阈值处理下遇到的弱位)的位置由写入‘0’来表示。之后，在再生期间，公共存储位串被查询以确定哪些口令是要用于重建位串的三个副本。一旦创建，通过如图7A所示的每条上的多数表决获得最终位串。尽管在列中可能会发生任何单个位反转，如在图7A中所示的在冗余BS1的最后一列，但是这允许生成正确的位串。
图7B使用来自假设芯片的数据说明了的一种建议性的阈值处理和基于TMR的方案。图7B中x轴绘出了可用于生成位串进行比较的序列，而y轴绘出了PGVDs的配对之间的差分。每个差分反映了两个PGVDs的相对顺序，例如，正差分值表明第一PGVD大于第二PGVD。对于强位，在一个实施例中，PGVD差分数据点必须位于图7B中标记为‘+Tr’和图‘-Tr’的阈值以上或以下。满足此情况时，使用‘1’在数据点以下所示的阈值位串中记录。另一方面，弱位落在阈值范围内，并用‘0’表示。在图7B表示为带下划线的‘0’的弱位表明是根据下面描述的TMR方案跳过的强位。如图7B中示出的基于TMR技术的实施例在登记期间构建了3个相同位串，如沿着图7B的底部示出，标记为‘机密BS’、‘冗余BS1’和‘冗余BS2’。在从左到右序列中遇到的第一个强位被置于‘机密BS’副本的第一位的位置。此‘1’位将冗余BSx的第一位限制到‘1’。因此，下一个遇到的左侧最强‘0’位需要跳过。两个冗余强‘1’在5和6列位发现。下一个强位，在这种情况下的‘0’，在3位串限定第二位及该过程继续。生成长度为4的机密位串所需强位的数目是约5的倍数或20。从这个实施例中，这是通过在阈值位串计算‘1’和粗体‘0’的数量进行评价，其被给出为18。
为了说明单独由TMR过电压阈值处理提供的改进，GND阈值标量以上给出为0.37，以0.01的布阶迭代下降到0.0。由于阈值降低，位反转开始在仅阈值处理位串发生。仅阈值处理‘不合格概率’曲线可以通过计算在来自所有63个芯片的位串发生位反转的数目及通过除以位的总数目绘制。类似的曲线可以用TMR绘制，但在这种情况下，除非在如图7A所示的列的两个或三个以上的位发生，位反转不计算在内。此外，作为分母使用的基于TMR曲线的位的总数通过说明最终基于TMR位串使用的实际数目的因子3减少。
图8为这两条曲线及适合他们的两条“指数-曲线”绘出了数据点。在图8中，沿x轴绘出了在GND阈值比例常数，与y轴上的不合格概率相对。指数曲线拟合允许不合格概率在相对小的芯片群体中被预测阈值超出最后记录的位反转(即，向右)。例如，在0.37阈值单独使用电压阈值处理的不合格概率是6.5E-7。这对使用基于TMR方案的2.4E-10提高了近三个数量级。当然，在增加使用位和公共存储大小为代价下，基于TMR方案可以扩展以通过生成位串的五个(或更多个副本)进一步改善位反转的适应性。
在上述的实验中，从芯片外电压表获得数字化的电压。如上所述，PUFs可使用芯片上电压-到-数字转换器来实现。图9、图11及图12中每个说明了可实施本发明的一种或多种技术的电压-到-数字转换器(VDC)的实施例。图9中示出的芯片上VDC 900中被设计为‘脉冲滑环’，当其沿逆变器链向下传送时有负输入脉冲。当脉冲沿逆变器链向下移动，其激活对应的一组锁存器记录脉冲通道，其中激活被定义为存储一个‘1’。温度计码(TC)，即，后跟‘0’序列的‘1’序列，代表了数字化的电压。
芯片上VDC 900通过引入一个固定宽度(常量)输入脉冲工作，其通过如图9左侧所示的脉冲发生器902生成。两个模拟电压，标记为Cal0和Cal1，连接至逆变器链中的一组串联插入式NFET晶体管，用Cal0连接至偶数编号的逆变器904a-904n及Cal1和连接至奇数逆变器904a-904n。图9右侧的呼出906上示出了逆变器的一个实施例。与脉冲相关联的两个边缘的传播速度是由这些电压单独控制的。当脉冲的后边缘‘赶上’前边缘时，脉冲将在沿逆变器链某点上最终消失。这可以通过在比Cal1高的电压下固定Cal0得到保证。所应用的Cal0和Cal1电压的数字表示然后可以通过计算在锁存器908a-908n循序存储的‘1’的数目来获得。
如上所述，PGVDs通过减去在电力网连续金属层测得的电压创建。而用VDC一次数字化这些PGVs及然后减去它们，差分操作可以在模拟域中通过将来自连续金属层两个电压应用到Cal0和Cal1的输入进行。从一对中下金属层Mn的较大PGV可应用于Cal0，而从相邻较高的金属等级层Mn+1的PGV可以应用于Cal1(电压降被用于VDD电力网电压，例如，VDD-VMn)。
图9示出这是如何可以实现的一个实施例。在PG阵列910被配置为启用Mn上的PGV来驱动的NS(或PS)引脚，然后一个芯片外电压表(VM)912被用于数字化值(如用于上述实验中所描述的相同的方法)。该PGV然后乘以15，加上偏移量，此电压总和用于编程驱动Cal0的芯片外电源914a。相同的过程也可以进行用于在金属层Mn+1上产生PGV，除将最终值用于编程驱动Cal1的第二芯片外电源914b。在本实施例中，乘法和偏移操作是必要的，因为VDD900需要为了正确操作将Cal0和Cal1电压设置在500mV和VDD之间。
应当注意的是，不同于在上述PGV实验中的芯片外电压表，芯片上的VDC 900经受与PUF相同的TV变化(如将在实际执行的情况下)的影响，因此，它的特点也可以变化。在一个实施例中，校准过程可被用于‘调谐’偏移电压，以补偿一些在VDC 900行为的变化，但由于测量是差分，VDC 900能够自校准和抵消大部分的本身TV变化的不利影响。
进行同一组的实验，并接着使用VDC 900在63个芯片上进行如上所描述的相同的过程，而不使用芯片外电压表。结果如下。阈值处理后的平均位串长度为8,388位(39.16％)和最短的一个(用来从其它芯片的统计测试截断位串)是7506位。这两个数字比使用PGVs得到的数字稍大，如在上述，并表示该VDC 900补偿了一些发生在测量的PGVs的TV变化。
然而，在另一方面，对于芯片上基于VDC位串的统计测试结果比PGVs所呈现出的那些略差。以与图5的PGVs相同的图形格式，图10示出了位串的HD分布和几个统计结果。虽然芯片间HD在49.87％，接近于理想的50％，为PGVs获得的值略好(49.94％)。此外，图10给出的46.3位的标准偏差比图5给出的43.4位稍大，这主要是由于在图10中的曲线的左侧的较长的拖尾。使用图6中列出的相同的11次NIST统计测试对基于VDC位串测试，但仅使用第一种子。虽然大多数测试通过，但Runs和Approx.熵试验分别不合格，有57和49个芯片通过，及148次非重叠模板测试不合格，有20个通过。
总之，数字化过程由芯片上VDC 900进行效果良好，但在除去存在于PGVs的偏移时可能不会像在芯片外电压表那样有效。在J.Ju et al.,"Bit String Analysis ofPhysical Unclonable Functions based on Resistance Variations in Metal andTransistors,"HOST,2012,pp 13-20中，其通过引用以其整体并入，它表明一个‘碗状’图案存在于横穿SMCs的2-D阵列的M1电压，表明金属层间的电压差计算(如在这里完成)有效地将其消除。使用VDC 900计算模拟差分的问题直接处理存在于Cal0和Cal1的不同的灵敏度。特别是，Cal1具有比Cal0更高的灵敏度，因此，将电压应用到Cal0和Cal1的放大因子需要是不同的(如上所述，15用于实验中的两种因素)。
灵敏度的不对称性表现为如下。假定Mn电压通过固定常数△V从VDC 900增加及Mn+1电压保持恒定。在这些条件下，假设这两次测量的TC等于x。与此相反，类似的情况，其中Mn电压保持恒定及Mn+1电压通过同一固定常数△V从VDC 900增加，不会导致相同的TC。相反，TC等于y，其中y>x。换言之，与在等效下金属层(Mn)的电压变化相比，在上金属层(Mn+1)的电压的增量变化对TC的变化的影响较大。因此，TCs权衡在下金属层中的电压变化小于在上金属层中的变化，其使它们的关系扭曲至实际电压差。
如图9所示具有VDC 900的第二个问题是其可能是易感性差分功耗攻击(DPA)。DPA是用来窃取嵌入式ICs内机密的统计技术。它的工作原理是通过分析从操作功能单元，诸如高级加密引擎，产生的电源的瞬态推导IC的内部状态(和机密)。VDC 900的脉冲-收缩行为使得其比较容易地对给定的电压差的测量确定TC代码。当脉冲收缩和消失时，通过VDC 900产生的功率瞬态简单地停止，因此，功率瞬态的长度正比于TC。
解决该问题的VDC的示例性结构示于图11。图11是说明可实施本发明的一种或多种技术的电压-数字转换器(VDC)的一个实施例的示意图。如图11所示，在VDC 1100中来自Mn和Mn+1金属层的两个GND PGV驱动两个相同的延迟链上的偶数编号的弱电逆变器1104a-1104b和1106a-1106b，一个沿该图的顶部和一个沿底部。在上升转变导入下部延迟链之前，上升转变导入顶部延迟链。鉴于Mn+1电压比Mn电压低，顶部延迟链传播边缘更慢，及最终边缘传播沿着底部延迟链穿过顶部边缘。类似于图9中VDC 900，作为边缘传播，只要在时间上先于其它延迟链上的边缘，就在锁存器中每次记录一个‘a’。否则存储一个‘0’。延迟链的二元性导致互补的TCs被存储在锁存器1108a-1108n中，其随后传送到扫描链。一个示例性测试结果在图11的中心右侧给出，示出了当底部边缘通过顶部边缘时在第三锁存器(未示出)产生的互补的TCs。
尽管在图11中所示VDC 1100的示例性结构在区域上比图9中所示的VDC 900大几乎两倍，它提供了一个显著优势。当底部边缘通过顶部边缘时，功率瞬态签名保持不变，因此对手很难或不可能确定在此发生的精确时间。尽管一些资料揭示了反映相对于底部边缘由顶部边缘传播到的其延迟链末端所用的额外时间的功率瞬态末端，当分析与实际的PGV电压相关的功率瞬态时，需要较高的信号与噪声的比值。此外，有可能在这种结构引入‘停止条件’，信号传播在顶部延迟链停止，有效地消除了这种类型的信息泄露。例如，通过在顶部延迟链上选通VDD输入，能够把这些输入瞬间关闭，底部边缘传播离开其延迟链的末端。这个动作停止沿顶部扫描链的传播(和相应的功率瞬态)，因此在它们的延迟中‘隐藏’差异。
解决VDC 900的问题的VDC的另一个示例性结构如图12所示。图12是说明可实施本发明的一种或多种技术的电压-数字转换器(VDC)的一个实施例的示意图。如图12所示，VDC1200的输入是标记为VoltlnUpper和VoltlnLower的两个电压和连接到边缘发生器1202的两个布线e1和e2。VDC 1200输出反映感测电压输入大小的两个128位温度计码(TCs)。如上所述，TC是定义为‘0’(或‘1’)的位串，后跟‘1’(或‘0’)的位串。
如图12所示，VDC 1200是由两个256级延迟链组成，其中上延迟链包括逆变器1203a-1203n和1204a-1204n及下延迟链包括逆变器1205a-1205n和1206a-1206n。VoltlnLower输入连接到128个NFET，在延迟链中插在奇数编号的逆变器系列。VoltlnUpper以类似的方式连接到上延迟链。PUF引擎(图12中未示出)通过驱动上升边缘进入边缘发生器1202启动数字化过程。边缘发生器1202通过e1到相对应的VDC输入，但通过Δt延迟e2(在一个实施例中通过32到1选择MUX确定)。两个边缘然后沿两个逆变器链以相对于VoltlnUpper VoltlnLower输入大小的‘行进’下来。
在VoltlnUpper>VoltlnLower情况下，沿着顶部延迟链的边缘传播最终通过底部延迟链上的边缘。沿着两个延时链的偶数逆变器的输出连接到记录发生这种情况点的一组锁存器1208a-1208n。如图12，通过在上链锁存器产生的TC是一个后跟‘1’的‘0’序列，而互补图案在下链的锁存器输出出现。与VoltlnUpper和VoltlnLower之间的电压差的大小成正比的值可以通过计数在这些TC中任一的‘1’的数量来获得。以这种方式，VDC 1200代表被配置为数字化PUF的装置的一个实施例。
以上说明了：因为金属电阻与温度和电压成线性比例，随PUF的熵源影响金属电阻变化应该是整个环境(TV)变化比影响基于晶体管变化本质上更稳定。在上面给出的分析中使用的PGVs实际上包括来自两个源的变化。虽然包含在SMC 200中短路晶体管非常大(例如，57×最小尺寸)，因此，相比于最小尺寸的晶体管，表现出更小的变化，但它们确实在PGV分析中引入熵的组成部分。熵致力于改善的结果，但该增益被减小，如下面所示，由于基于晶体管的变化对TV变化(以下称为TV噪声)的敏感性增加。
在一个实施例中，可以由短路电流除以PGV电压消除晶体管的变化。这些值可以被称为电力网等效电阻和使用术语PGERs引用。为了得到PGERs的尽可能“纯”的一种形式，漏电压和漏电流也可以从启用短路晶体管测量的值中减去。对于PGER的表达由公式1给出：
应当注意的是，用于限定PGER的四次测量中每个都可以增加噪声，在从TV噪声的分析中通过样品平均将其分离并区别开来。通过减去PGERs的配对创建PGER差(PGERDs)，正如上所述的用于完成PGVs。
分析的一个目的是要表明PGERDs比PGVDs对TV变化更具适应性。为了确定TV变化的大小(或“噪声”)，对PGVD和PGERD数据进行校准。校准去除通过数据中TV噪声引入的DC偏移，但是保留变化。校准可以通过计算给定的金属层配对和TV区域的整组SMCs的平均PGERD和PGVD进行。校正因子随后可通过从参考TV区域减去在每个TV区域的平均值来计算。参考是在25℃，1.2V下收集的数据。然后将校正因子加到来自TV区域相应的数据。
使用来自芯片之一的数据计算的校准的M2-M3PGERDs和PGVDs的一个子集分别示于图13A和图13B中所示的曲线。在图13A-13B中SMC数量沿x轴给定及校准到25℃的PGERD或PGVD沿y轴绘出。曲线中的每一点是11个样品的平均值(样品也被绘制为未连接点来说明测量噪声)。该平均可消除大部分的测量噪声。因此，线路连接曲线的变化主要由TV噪声引入。
在PGERD图中列出的3σ值表明TV噪声约测量噪声(1.665/0.620)的2.7倍。当任意两个相邻的点配对之间的线的斜率使正负号颠倒时(如图13A中所示的实施例)发生位反转。与此相反，PGVD分析比率增大到7.7(23/3)。因此，比将其引入PGERD分析中，近三倍TV噪声更有可能将位反转引入PGVD分析中。
如上所述，等式1需要测量的电流值。芯片上测量电流可能很难。图14示出了可用于替代在芯片上测量的电流值的一个示例性测量电路的示意图。在一个实施例中，电路1400可以使块内SMCs的电压降归一化至参考电流。如该图14所示，电路1400包括代表熵源的AND门1402、传送门1404、传送门1406、NFET 1408、电阻器1410和电阻器1412。AND门1402可以被配置为开启特定的SMC。可以跨越熵源连接传送门1404和传送门1406。例如，传送门1404和1406可以被分别连接到PS和NS。当启用SMC时，NFET 1408可以被配置成提供激励。在一个实施例中，当启用SMC时，NFET 1408可以被配置成提供500μΑ。电阻器1410可以是一个受控电阻硅化多晶硅电阻器。在一个实施例中，电阻值1410可以具有大约400欧姆的电阻值。以这种方式，当启用一个SMC时，NFET 1408的电流产生可通过传送门1404和传送门1406来感测的整个熵源的电压降。电路1400可以允许通过该块的SMCs内的不同NFET电流引入电压变化被消除。此过程可被称为所谓的归一化并描述如下。
归一化的目的可以作为所测量的整个熵叠层电压降的一个部分消除晶体管的电流变化。以前的工作表明电流引入的变化显著地有助于TV噪声，这反过来，起到降低的正确再生位串的概率。归一化可以被认为是一个过程，为块内的所有的SMC将电压降“归一”为参考电流。归一化是从由以下公式2给出的基本电路理论方程R＝V/I得到，其指出熵源的电阻可以从感测电压测量除以通过所述NFET的电流而获得。不幸的是，芯片上测量电流是具有挑战性的和不切实际的。
在只需要确定一个与电阻“成比例”的值的情况下，公式3提供了一种替代。在此，DV感测上部是在整个如图14中所示的熵源的较高电压点产生的数字化电压(来自VDC 0和128之间的值)。来自块上启用的激励-测量-电路(SMC)的电流流经R寄生(1410)。因此，由(129-DV感测上部)限定的电压降与NFET电流成比例。
以这种方式，本文所描述的电路阐明了被配置为生成物理不可克隆函数的示例性电路。已经描述了各种实施例。这些和其它实施例在以下权利要求的范围之内。

Claims (20)

1.一种用于物理不可克隆函数生成数字化值的方法，该方法包括：
接收第一电压值；
接收第二电压值；
生成温度计代码，其中所述的温度计代码包括：多个第一位值的连续位，及其中第一位值的连续位的数量与第一电压值和第二电压值之间的电压差的大小成比例。
2.根据权利要求1所述的方法，其中，接收电压值包括接收对应于熵源的电压值，其中，所述熵源包括：包括在集成电路中的无源导体。
3.根据权利要求2所述的方法，其中，无源导体包括：金属丝、硅化多晶硅、非硅化物多晶硅、n型扩散源、p型扩散源、n阱或p阱中之一。
4.根据权利要求2所述的方法，其中，接收第一电压值包括：接收对应于集成电路电力网的第一金属层的电压值及接收第二电压值包括：接收对应于集成电路电力网的第二金属层的电压值，其中，第一金属层和第二金属层是连续的金属层。
5.根据权利要求1所述的方法，其中，生成温度计代码包括：将对应于第一电压值的电压应用到逆变器链上偶数编号的逆变器上及将对应于第二电压值的电压应用到逆变器链上奇数编号的逆变器上。
6.根据权利要求5所述的方法，其中，生成温度计代码还包括：逆变器链上的每个逆变器输出在各自的锁存器上基于是否检测到脉冲存储一个1或0的位值。
7.根据权利要求1所述的方法，其中，生成温度计代码包括：将与第一电压相关联的第一边缘应用到第一延迟链及与将第二电压相关联的第二边缘应用到第二延迟链，其中第二边缘通过预定时间值沿第一边缘延伸。
8.根据权利要求7所述的方法，其中，生成温度计代码还包括：延迟链的每个边缘在各自的锁存器上基于第一延迟链输出顺序或应用至各自锁存器的第二延迟链相对应的输出顺序存储一个1或0的位值。
9.根据权利要求1所述的方法，其中，生成温度计代码包括：消除与第一电压值和第二电压值相关联的晶体管电流变化。
10.根据权利要求1所述的方法，还包括生成两个或更多个冗余温度计代码及基于多数规则确定最终温度计代码。
11.一种用于物理不可克隆函数生成数字化值的设备，该设备包括：
用于接收第一电压值的第一输入；
用于接收第二电压值的第二输入；及
配置成生成温度计代码的电路，其中，温度计代码包括：多个第一位值的连续位，及其中第一位值的连续位的数量与第一电压值和第二电压值之间的电压差的大小成比例。
12.如权利要求11所述的装置，其中，电压值包括：接收对应于熵源的电压值，其中，所述熵源包括：包括在集成电路中的无源导体。
13.如权利要求12所述的装置，其中，无源导体包括：金属线、硅化多晶硅、非硅化物多晶硅、n型扩散源、p型扩散源、n阱或p阱中之一。
14.如权利要求12所述的装置，其中，第一电压值包括：对应于集成电路电力网的第一金属层的电压值及第二电压值包括：对应于集成电路电力网的第二金属层的电压值，其中，第一金属层和第二金属层是连续的金属层。
15.如权利要求11所述的装置，其中，配置成生成温度计代码的电路包括：逆变器链，及其中，将对应于第一电压值的电压应用到逆变器链上偶数编号的逆变器上及将对应于第二电压值的电压应用到逆变器链上奇数编号的逆变器上。
16.如权利要求15所述的装置，其中，配置成生成温度计代码的电路还包括：各自的锁存器可操作地耦合至逆变器链上的每个逆变器输出，其中，各自的锁存器经配置成基于是否检测到脉冲存储一个1或0的位值。
17.如权利要求1所述的装置，其中，配置成生成温度计代码的电路包括：电路，配置成将与第一电压相关联的第一边缘应用到第一延迟链及与将第二电压相关联的第二边缘应用到第二延迟链，其中第二边缘通过预定时间值沿第一边缘延伸。
18.如权利要求17所述的装置，其中，配置成生成温度计代码的电路包括：各自的锁存器可操作地耦合至延迟链上的每个边缘输出，各自的锁存器中的每个基于第一延迟链输出顺序或应用至各自锁存器的第二延迟链相对应的输出顺序存储一个1或0的位值。
19.如权利要求11所述的装置，其中，生成温度计代码包括：消除与第一电压值和第二电压值相关联的晶体管电流变化。
20.如权利要求11所述的装置，还包括：生成两个或更多个冗余温度计代码及基于多数规则确定最终温度计代码。
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