CN105847847A

CN105847847A - 一种高效视频编码中半像素插值滤波器的硬件结构

Info

Publication number: CN105847847A
Application number: CN201510789590.5A
Authority: CN
Inventors: 蒋林; 王帅; 张阿宁; 朱筠
Original assignee: Xian University of Posts and Telecommunications
Current assignee: Xian University of Posts and Telecommunications
Priority date: 2015-11-17
Filing date: 2015-11-17
Publication date: 2016-08-10

Abstract

一种高效视频编码中半像素插值滤波器的硬件结构，针对在HEVC中，涉及运动估计的半像素点预测时使用的对称8抽头滤波器，本发明将标准所提出插值公式进行合理分解，并提出一种半像素运动估计插值滤波器的硬件结构。插值滤波器由八个加法器、二个减法器和六个移位寄存器组成六级流水结构，适用于HEVC标准中垂直或水平方向的半像素插值计算。

Description

一种高效视频编码中半像素插值滤波器的硬件结构

技术领域

本发明涉及视频数据的压缩技术，具体的即高效视频编码运动估计中半像素插值滤波器的硬件结构。

技术背景

由联合视频编码组（JCT-VC）制定的HEVC 视频编码标准，引入了很多并行化运算的优化技术，相比于之前的H.264标准，其压缩效率提高了一倍以上。然而，这些先进的视频编码技术在编码进程中需要更大的内存带宽和计算复杂度。

运动估计是HEVC中运用相邻帧的时间相关性最多的部分，也是占据整个编码过程时间最长的部分，对提高编码效率起着非常关键的作用。由于物体在实际运动中的位移和取样并不一定是整像素，所以大部分的视频标准都采用了半像素、1/4像素的运动估计技术以提高运动矢量的精度。在HEVC 中，涉及运动估计的分数像素点预测时，半像素使用对称8抽头滤波器，1/4像素使用非对称7抽头滤波器。对于亮度插值，其精确度是1/4 像素，所以总共有15 个位置的像素值需要被计算出来。相比H.264/AVC标准中使用的6 抽头滤波器，8抽头滤波器需要更大的数据带宽，在硬件实现时也将花费更多的面积。因此，设计一个高效的内插值滤波器对于实时实现高品质的视频是必要的。

发明内容

本发明的目的在于提出一种适用于HEVC标准下运动估计半像素插值滤波器的硬件结构，以简化插值公式，有效降低硬件开销，并提高性能。

本发明提出的适用于HEVC标准下运动估计半像素插值公式的方法。

按照HEVC标准，以如下的方式来计算半像素值：

Result=(-A+4×B-11×C+40×D+40×E-11×F+4×G-H)>>6，

其中Result是半像素值插值运算结果，A、B、C、D、E、F、G、H分别是水平或垂直方向最接近的整像素或分数像素，+代表加法运算，-代表减法运算，×代表乘法运算，>>代表向右移位运算；

我们将上式进行分解和化简，得到如下结果：

Result =(-A+4×B-11×C+40×D+40×E-11×F+4×G-H)>>6

=[-(A+H)+4(B+G)-11(C+F)+40(D+E)]>>6

=[-(A+H)+4(B+G)-12(C+F)+(C+F)+32(D+E)+8(D+E)]>>6

=[-(A+H)+4(B+G)-8(C+F)-4(C+F)+(C+F)+32(D+E)+8(D+E)]>>6

=[4(B+G)-(A+H)-(8(C+F)+4(C+F))+(C+F)+32(D+E)+8(D+E)]>>6

=[(B+G)<<2-(A+H)-((C+F)<<3+(C+F)<<2)+(C+F)+(D+E)<<5+(D+E)<<3]>>6

根据上式分解结果，我们设计了一种半像素精度插值滤波器，如图2所示。可以看出将八抽头滤波器半像素插值公式中插值滤波器系数与待输入像素值的乘法操作分解为了八个加法、六个移位和两个减法运算。

本发明根据所提出分解插值公式的方法，提出一种半像素运动估计插值滤波器的硬件结构。插值滤波器由八个加法器、二个减法器和六个移位寄存器组成六级流水结构。

本发明适用于HEVC标准中垂直或水平方向的半像素插值计算，相比于直接进行乘法操作，具有较小的硬件开销。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，用来解释本发明，并不构成对本发明的限制。在附图中：

图1为参考像素阵列示意图。

图2为半像素精度插值滤波器硬件结构。

具体实施方式

下面结合附图，进一步具体描述本发明方法。

附图1示出了8×4的参考像素阵列，其中矩形代表整数像素，圆形代表半像素。在一个实施例中，其中Result是半像素，A、B、C、D、E、F、G、H分别是水平方向的八个整像素，半像素Result的值通过水平方向的八个整数像素利用分解公式进行插值运算得到。本领域普通技术人员根据本发明方法很容易的进行垂直方向半像素的插值工作。

附图2是半像素精度插值滤波器硬件结构示意图。硬件电路由加法器、减法器和移位寄存器组成。该电路以流水的形式对数据进行处理。其流水处理过程如下：

流水第一级根据所要插值半像素的位置，获取水平或垂直方向八个整数像素值A、B、C、D、E、F、G、H并输入加法器进行加法操作,加法器(A1)执行操作（D+E），加法器(A2)执行操作（C+F）,加法器(A3)执行操作（B+G）,加法器(A4)执行操作（A+H）；

流水第二级包括五个移位寄存器（SR1-SR5），移位寄存器(SR1)和移位寄存器(SR2)分别执行操作将加法器(A1)的输出结果（D+E）左移3位和5位，移位寄存器(SR3)和移位寄存器(SR4)分别执行操作将加法器(A2)的输出结果（C+F）左移3位和2位，移位寄存器(SR5)执行操作将加法器3结果（B+G）左移2位；

流水第三级包括二个加法器(A5-A6)和一个减法器(S1)，加法器(A5)执行操作将移位寄存器(SR1)的输出结果和移位寄存器(SR2)的输出结果相加，加法器(A6)执行操作将移位寄存器(SR3)的输出结果和移位寄存器(SR4)的输出结果相加，减法器(S1)执行操作将移位寄存器(SR5)的输出结果和加法器(A4)的输出结果相减；

流水第四级包括一个加法器(A7)和一个减法器(S2)，减法器(S2)执行操作将加法器(A5)的输出结果和加法器(A6)的输出结果相减，加法器(A7)执行操作将加法器(A2)的输出结果和减法器(S1)的输出结果相加；

流水第五级包括一个加法器(A8)，加法器(A8)执行操作将减法器(S2)的输出结果和加法器(A7)的输出结果相加；

流水第六级包括一个移位寄存器(SR6)，移位寄存器(SR6)执行操作将加法器(A8)的输出结果右移6位得到半像素（Result）的最终插值运算结果。

最后应说明的是：显然，上述实施仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所述领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法多所有的实施方式予以穷举。而由此引申的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims

1.一种高效视频编码中半像素插值滤波器的硬件结构，其特征在于：插值滤波器为六级流水结构；流水第一级包括四个加法器（A1-A4），输入8个整像素点或分数像素点（A、B、C、D、E、F、G、H），加法器(A1)执行操作（D+E），加法器(A2)执行操作（C+F）,加法器(A3)执行操作（B+G）,加法器（A4）执行操作（A+H）；流水第二级包括五个移位寄存器（SR1-SR5），移位寄存器(SR1)和移位寄存器(SR2)分别执行操作将加法器(A1)的输出结果（D+E）左移3位和5位，移位寄存器(SR3)和移位寄存器(SR4)分别执行操作将加法器(A2)的输出结果（C+F）左移3位和2位，移位寄存器(SR5)执行操作将加法器(A3)的输出结果（B+G）左移2位；流水第三级包括二个加法器（A5-A6）和一个减法器(S1)，加法器(A5)执行操作将移位寄存器(SR1)的输出结果和移位寄存器(SR2)的输出结果相加，加法器(A6)执行操作将移位寄存器(SR3)的输出结果和移位寄存器(SR4)的输出结果相加，减法器(S1)执行操作将移位寄存器(SR5)的输出结果和加法器(A4)的输出结果相减；流水第四级包括一个加法器(A7)和一个减法器(S2)，减法器(S2)执行操作将加法器(A5)的输出结果和加法器(A6)的输出结果相减，加法器(A7)执行操作将加法器(A2)的输出结果和减法器(S1)的输出结果相加；流水第五级包括一个加法器(A8)，加法器(A8)执行操作将减法器(S2)的输出结果和加法器(A7)的输出结果相加；流水第六级包括一个移位寄存器(SR6),移位寄存器(SR6)执行操作将加法器(A8)的输出结果右移6位得到半像素（Result）的最终插值运算结果。