CN105847801B - 具有新颖的二进制元素译码多标准视频译码器 - Google Patents

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Abstract

一种多标准二进制元素译码的设备被揭露，其用于译码以两个不同视频编码标准编码之两个视频串流的视频译码器中。上述设备包括第一二进制元素译码器，以译码一或多个第一二进制元素字符串，第二二进制元素译码器，以译码一或多个第二二进制元素字符串、标准变更控制模块以及系统控制器。标准变更控制模块、系统控制器或两者根据包括译码时间信息的一或多个控制参数选择下一切片或图像以由第一二进制元素译码器或第二二进制元素译码器来译码。在另一实施例中，第一二进制元素译码器及第二二进制元素译码器共享至少一共同功能方块或储存模块以达到芯片面积高效率的实现。

Description

具有新颖的二进制元素译码多标准视频译码器
【技术领域】
本揭露关于多标准视频译码系统。且特别地，本揭露系有关于面积高效率或高性能二进制元素译码的设计以同时支持由不同视频编码标准所要求不同基于上下文(context-based)的熵译码器。
【背景技术】
视频数据需要大量的储存空间来储存或一宽的带宽来传输。随着日益增长的高分辨率和高帧率，如果视频数据被储存或以未压缩的形式传输，储存或传输带宽的需求将是巨大的。因此，视频数据通常通过使用一视频编码技术以一压缩格式被储存或被传输。编码效率已通过使用较新的视频编码标准，像是H.264/AVC及新兴的HEVC(High EfficiencyVideo Coding)(高效视频编码)标准而大幅改善。为了维持可管理的复杂性，一影像常被分为多个区块，例如宏块(Macroblock，MB)或最大编码单元(Largest Coding Unit，LCU)/编码单元(CodingUnit，CU)以应用视频编码。视频编码标准通常在一区块基础上采用自适应的帧间/帧内预测。
图1显示一支持HEVC视频标准的视频译码器100一示例性的系统方块图。HEVC(High Efficiency Video Coding)(高效视频编码)由视频编码的联合协作小组(JointCollaborative Team on Video Coding，JCT-VC)所研发的一种新的国际视频编码标准。HEVC是基于混合区块基础的运动补偿DCT-型(DCT-1ike)变换的编码架构。压缩的基本单位，称为编码单元(coding unit，CU)，是一2N×2N的平方区块。一编码单元可开始于一最大编码单元(largest CU，LCU)，其在HEVC中也被称为编码树单元(coded tree unit，CTU)，且每一编码单元可递归地分割成四个更小的编码单元，直到达到一个预定义的最小尺寸为止。一旦编码单元分层树的分割完成后，每一编码单元进一步根据预测类型及预测单元分割被分成的一或多个预测单元(prediction unit，PU)。每一编码单元或每一编码单元的残值被分为一转换单元(Transform units，TUs)树，以应用二维(two-dimensional，2D)转换。
在图1中，输入视频比特流首先通过使用熵译码引擎110的可变长度译码器(variable length decoder，VLD)被处理以执行可变长度译码及语法分析。经分析的语法可对应外部/内部残值信号(来自熵译码引擎110中的较上方的输出路径)或运动信息(来自熵译码引擎110较下方的输出路径)。残值信号通常转换编码。因此，编码残值信号系通过逆扫描(inverse scan，IS)/逆量化(inverse quantization，IQ)方块112，以及逆转换(inverse transform，IT)方块114所处理。逆转换(inverse transform，IT)方块114的输出对应重建残值信号。重建残值信号连同与透过帧间/帧内选择方块122来自帧内预测方块118中用于一帧内编码区块的帧内预测或来自运动补偿方块120中用于一帧间编码区块的帧间预测被加到重建方块116中。帧间/帧内选择方块122选择用于重建视频信号的帧内预测或帧间预测系取决于上述区是否为帧间或帧内编码。对于运动补偿，上述处理将存取储存在已编码图像缓冲器124中的一或多个参考区块及由运动向量(motion vector，MV)产生方块126所决定的运动向量。为了改善视觉质量，去块滤波器128及取样自适应偏移(SampleAdaptive Offset，SAO)滤波器(130)被用以在已重建视频被储存在译码图像缓冲器124之前处理已重建视频。对于H.264/AVC的标准中，只有去块滤波器(deblocking filter，DF)无须取样自适应偏移滤波器而被使用。
除了使用H.264/AVC和HEVC视频编码标准，也具有其他的格式被使用，像是由MicrosoftTM所研发的WMV(Windows media Video，)及由GoogleTM所开发的VP8/VP9。另一方面，AVS视频编码系由中国所开发的一种视频编码标准且其格式被广泛使用在中国。用于AVS的视频编码工具集类似用于H.264/AVC的视频编码工具集。然而，AVS的复杂性与H.264/AVC标准相比大大降低。尽管如此，AVS的编码性能比得上H.264/AVC的编码性能。
由于在各种视频编码格式压缩视频的共存，一视频译码器必须解码各种视频格式，以使使用者观看以不同视频编码格式编码的视频内容。此外，可能需要同时进行译码以不同视频编码格式所编码之两种已压缩视频编码数据。举例来说，一使用者可以一主/副图像或分割屏幕方式下观看显示于一电视屏幕上两个视频序列，其中一序列系以一视频编码格式编码，而另一序列系以一不同格式所编码。
图2显示一具有内建音频/视频译码器的一典型的电视系统。如第
图2所示，该系统使用一CPU总线及动态随机存取内存(dynamic random accessmemory，DRAM)总线。外部内存(210)用于储存用于视频译码的参考图像、用于显示和其它数据的译码图像。外部内存通常使用动态随机存取内存(dynamic random access memory，DRAM)及外部内存存取引擎(220)被用以连接外部内存储存器至数据总线。该系统可包括一CPU(230)、一视频译码器(240)、一音频引擎(250)和一显示引擎(260)。视频译码器将执行压缩视频数据的视频译码任务。音频引擎将执行将已压缩音频数据的音频译码任务。音频引擎还可以支持其他音频任务，像是产生用于使用者界面的音频提示。显示引擎负责处理视频显示及产生显示信息。举例来说，该显示引擎可以产生用于用户界面的图形或文字信息。该显示引擎也负责合并用于主窗口及副窗口口显示、或分割屏幕显示的两个已译码视频数据。该CPU可被用以初始化系统、控制其他子系统、或提供用于该电视系统的用户界面。
为了同时支持多标准视频译码及显示，上述视频译码系统可被配置用以译码一已编码的视频数据，接着切换至译码另一已编码的视频数据。举例来说，如果视频译码器系统需要同时译码以HEVC格式编码的一第一视频位串流及以AVS格式编码的一第二视频位串流时，该译码器系统可译码一HEVC图像，并切换至译码一AVS图片。已译码的HEVC图像和AVS图像可暂存在输出图像缓冲器中。显示引擎可存取用于画中画显示或分割屏幕显示的图像。
在各种较新的视频标准中，基于上下文熵编码已经被广泛使用。例如，基于上下文的自适应二进制算术编码器(Context-based Adaptive Binary Arithmetic Coder，CABAC)已被用于H.264/AVC、HEVC和AVS中。CABAC编码程序包括三个步骤：二进制化(binarization)、上下文模型化(context modeling)、和二进制算术编码(binaryarithmetic coding，BAC)。在二进制化阶段中，由编码系统所产生的语法元素(syntaxelements，SEs)(如量化转换系数或运动信息)被进行二进制化为二进制元素字符串(即，二进制字符串(binary string))。在二进制元字符串中每一位位置被称为一字符串(bin)。每一二进制元素接着根据任一常规编码模式或略过(bypass)模式进行处理。在上下文模型化阶段，编码语法元素的统计被用于更新常规二进制元素的机率模型(即，上下文模型)。对于略过模式中之二进制元素，上下文模型化被略过且二进制元素被直接传递到一略过编码引擎。在二进制算术编码中，二进制元素的值如果合适时可被用以更新上下文可变量(context variable)，且位可被输出至位串流。
基于上下文的熵编码(entropy coding)被用于H.264/AVC、HEVC、VP8、VP9、AVS和新的AVS2中，每一视频编码标准具有其自己基于上下文的熵编码变化。为了支持多种视频编码标准，一直接的方法将要求所有单独二进制元素译码器，其可能显著增加系统的成本。因此，希望开发面积高效率(即，更小的硅面积)或高性能用于多标准视频译码器的二进制元素译码器。
【发明内容】
一种多标准二进制元素译码的设备被揭露，其用于译码以两个不同视频编码标准编码的两个视频串流的一视频译码器中。上述设备包括一第一二进制元素译码器、一第二二进制元素译码器、一标准变更控制模块以及一系统控制器。上述第一二进制元素译码器译码一或多个第一二进制元素字符串。上述第二二进制元素译码器译码一或多个第二二进制元素字符串。标准变更控制模块耦接至上述第一二进制元素译码器和上述第二二进制元素译码器。系统控制器耦接至上述标准变更控制模块、上述第一二进制元素译码器和上述第二二进制元素译码器。上述标准变更控制模块、上述系统控制器或两者根据包括上述译码时间信息的一或多个控制参数选择下一切片或图像以由上述第一二进制元素译码器或上述第二二进制元素译码器来译码。每一第一二进制元素字符串根据一第一视频编码标准所产生，而每一第二二进制元素字符串系根据一第二视频编码标准所产生。上述标准变更控制模块根据与一当前切片(slice)或图像之一当前二进制元素字符串相关的一相应视频编码标准是否以上述第一视频编码标准或上述第二视频编码标准所编码，而译码上述当前切片或图像，来配置上述第一二进制元素译码器或上述第二二进制元素译码器。在上述当前切片或图像被译码后，接收来自上述第一二进制元素译码器或上述第二二进制元素译码器之一译码时间信息。上述系统控制器提供与上述当前二进制元素字符串相关的上述相应视频编码标准至上述标准变更控制模块，且接收上述译码时间信息。
上述第一视频编码标准对应至一AVS视频编码标准，且上述第二视频编码标准对应至一HEVC(High Efficiency Video Coding)(高效视频编码)视频编码标准。
当上述译码时间信息与每一切片相关时，如果在一当前第一图像中一当前第一切片的上述第一二进制元素译码器的一第一解码时间短于在一当前第二图片中一先前切片的上述第二二进制元素译码器的一第二解码时间且如果上述当前图像的时序预算是足够的，则上述标准变更控制模块选择上述第二二进制元素译码器用于译码下一第二切片。
上述系统控制器更接收用户控制，以终止或恢复与上述第一视频编码标准相关的上述一或多个第一二进制元素字符串或与上述第二视频编码标准相关的上述一或多个第二二进制元素字符串的二进制元素译码。上述第一二进制元素译码器和上述第二二进制元素译码器共享与上述第一二进制元素译码器和上述第二二进制元素译码器相关的相同上下文表格储存装置。
在另一实施例中，任一上述两二进制元素译码器包括一上下文本地缓冲器、一短期相邻缓冲器、一地址产生器、一二进制元素译码单元。上述两二进制元素译码器共享一共同上下文本地缓冲器、短期相邻缓冲器或地址产生器。上述上下文本地缓冲器用以储存由上下文表格储存装置中所取出的一本地上下文表格。上述短期相邻缓冲器用以储存与以上述第一或第二视频编码标准编码的一较大单元内一当前处理单元相关的一短期相邻信息。上述地址产生器用以产生用以从上述上下文表格储存装置中取得上述本地上下文表格的一地址。上述二进制元素译码器耦接至上述上下文本地缓冲器。上述二进制元素译码器仅使用在上述上下文本地缓冲器中的上述本地上下文表格，应用基于上下文二进制元素译码至每一二进制元素字符串。
【附图说明】
图1显示一支持HEVC(High Efficiency Video Coding)(高效视频编码)视频标准的一视频译码器的一示例性的系统方块图。
图2显示一具有内建音频/视频译码器的一典型的电视系统。
图3A显示一图像级来源切换程序的一范例，其中上述译码器来源在AVS和HEVC位串流间切换。
图3B显示一切片级来源切换程序的一范例，其中上述译码器来源在AVS和HEVC位串流间切换。
图4显示一二进制元素译码器之一的流程图范例，以同时支持HEVC和AVS编码标准。
图5显示用以支持一双HEVC和AVS译码系统的一多标准二进制元素译码器的一示范性方块图。
图6显示在二进制元素译码相邻信息中数据相关性的一范例，其中当前编码单元的二进制元素译码程序需要来自左边编码单元(Coding unit，CU)和上面编码单元的译码信息。
图7显示图5中双标准二进制元素译码器的更详细的系统结构的一范例。
图8显示本发明的另一实施例，其中一些储存装置或功能区块在AVS二进制元素译码器和HEVC二进制元素译码器之间共享。
图中,
100 视频译码器
110 熵译码引擎
112 逆扫描/逆量化
114 逆转换
116 重建
118 帧内预测
120 运动补偿
122 帧间/帧内选择
124 参考帧缓冲器
126 运动向量产生
128 去块滤波器
130 取样自适应偏移滤波器
210 外部内存储存器
220 外部内存存取引擎
230 CPU
240 视频译码器
250 音频引擎
260 显示引擎
410、420、430、440、450、460、470 步骤
510 spec控制器
520 CPU/RISC
530 HEVC二进制元素译码器
540 AVS二进制元素译码器
710 上下文表格储存单元
720a、720b、720c spec控制器
730 AVS二进制元素译码器
731 AVS上下文本地缓冲器
732 AVS地址产生器
733 AVS上下文模型更新单元
734 短期相邻储存装置
735 AVS二进制元素译码单元
740 HEVC二进制元素译码器
741 HEVC上下文本地缓冲器
742 HEVC地址产生器
743 HEVC上下文模型更新单元
744 短期相邻储存装置
745 HEVC二进制元素译码单元
750 CPU
761 HEVC初始上下文表格单元
762 AVS初始上下文表格单元
763 控制缓存器
764 相邻数据存取单元
765 相邻数据储存装置
810 位置产生器
820 上下文本地缓冲器
830 HEVC二进制元素译码器
840 AVS二进制元素译码器
850 短期相邻数据储存装置
【具体实施方式】
后面的描述为实施本发明最佳的设想模式。给出此描述的目的用以说明本发明的一般性原理，且不应被理解成做出限制。本发明的范围参照所附的权利要求来作最佳地确定。
为了支持同时多标准(multi-standard)影像译码及显示，上述影像译码系统可被配置用以译码一编码的影像数据，接着切换至译码另一编码的影像数据。图3A显示一图像级(picture level)来源切换程序的一范例，其中译码器来源在AVS和HEVC位串流间切换。译码器来源切换程序也可应用在一切片级(slice level)，其中该译码器系统可译码一AVS切片(slice)，接着再切换以解码一HEVC切片。图3B显示一切片级来源切换程序的一范例。
如前所述，一直接用于多标准影像译码器的二进制元素(bin)译码器的方法将需用于所有预期中的译码影像标准各别的二进制元素译码器。这将显著地增加系统成本。因此，希望开发一种面积高效率(即，更小的硅面积)或高性能用于多标准影像译码器的二进制元素译码器。图4显示一二进制元素译码器之一的流程图范例，以同时支持HEVC和AVS编码标准。上述多标准二进制元素译码器判断上述二进制元素译码是否用于HEVC或AVS，如步骤410中所示。如果判断用于AVS，则AVS上下文表格(context table)将在步骤420中初始化。如果判断用于HEVC，则HEVC上下文表格将在步骤430中初始化。在初始化上述上下文表格后，剩下的二进制元素译码程序可接着被执行，如步骤440至460所示。在步骤440中，上下文模型根据相邻数据而决定且语法信息(syntax information)被进行译码。在步骤450中，语法二进制元素被译码。在步骤460中，上下文模型被进行更新。在步骤470中，二进制元素译码器接着检查其是否为一切片之结束。如果结果为「是」，则终止二进制元素译码程序。如果结果为「否」，则二进制元素译码程序回到步骤440。图4仅示出用以实现一双标准二进制元素译码器的一示范性流程图，本领域技术人员可重新排列上述功能区块来达成相同的目标，且不背离本发明的实质精神。举例来说，从440至460的步骤可以分成两组步骤，一组用于AVS而另一组用于HEVC。
图5显示用以支持一双HEVC和AVS译码系统的一多标准二进制元素译码器的一示范性方块图。一标准选择模块(例如，spec控制器(spec_controller)510)用于选择一对应二进制元素译码器，以执行二进制元素译码任务。标准选择模块也可在本揭露中称为标准变更控制模块。上述选择信息可来自CPU(520)，其中CPU可根据解析语法信息决定一接下来的位串流的影像编码标准。译码标准信息接着传递到标准选择模块。根据所选择的影像编码标准，标准选择模块将引导二进制元素字符串(bin strings)至所选影像标准的二进制元素译码器(530、540)。对应的信息(像是初始上下文表格)将被提供至所选择的二进制元素译码器。而如图5所示的CPU，CPU可使用精简指令集计算(Reduced instruction setcomputing，RISC)。取决于系统要求，一微处理器或微控制器亦可被用以取代CPU。
相应二进制元素译码器的译码时间信息可被提供至CPU、sepc控制器510或两者。译码时间信息有助于CPU、spec控制器或两者排定来源更换。由于HEVC具有更有效的编码工具，因此HEVC的压缩效率较AVS佳。AVS译码器具有比HEVC低的复杂度。因此，一HEVC切片很可能会消耗较多的时间以解码切片的二进制元素字符串。在用于一AVS切片的二进制元素译码程序的完成时间早于所分配的时间(因而具有足够的时序预算(timing budget))，且一HEVC切片的二进制元素译码在其分配时间后仍在运行的情况下，CPU、spec控制器或其两者可选择HEVC二进制元素译码器用于下一切片。因此，具有考虑译码时间信息反馈之来源变更控制的多标准二进制元素译码器将可减少用于一高复杂度影像编码标准之二进制元素字符串的整体解码时间。
图5也显示一用户控制可被用以提供至CPU，以选择或改变影像编码标准。举例来说，一用户可决定终止显示在子图像中之影像且仅观赏主节目。依据使用者输入，CPU可控制sepc控制器仅译码所选的影像标准并禁能(disable)其它标准。此外，根据一使用者输入，spec控制器也可恢复所有影像编码标准的二进制元素字符串译码。
对于基于上下文的熵编码(context based entropy coding)，二进制元素编码和译码将分别依靠相邻编码和译码信息。图6显示在二进制元素译码相邻信息中数据相关性的一范例，其中当前编码单元(640)的二进制元素译码程序需要来自左边编码单元(Codingunit，CU)(642)和上面编码单元(644)的译码信息。在本范例中，两个最大的编码单元(最大编码单元(LCU)610和620)被划分为四个编码单元。在每一最大编码单元内的处理顺序系由箭头所指示。为了提高处理效率，与相邻编码单元(例如，左边编码单元和上面编码单元)有关的相邻信息被暂时储存在一缓冲器。与相邻编码单元有关的相邻信息可由在相同编码单元中的其他编码单元或在相同最大编码单元列的一相邻最大编码单元的其他编码单元所使用。在相同最大编码单元的编码单元和其他左边最大编码单元的编码单元被译码后，储存在缓冲器中的相邻信息可被释放出。换句话说，一旦相邻信息无法被下面几个最大编码单元使用时，储存在缓冲器中的相邻信息可被释出。相应地，用于储存来自相同最大编码单元的相邻编码单元或在相同最大编码单元列中一相邻最大编码单元内其他编码单元的译码信息的上述缓冲器被称为「短期相邻缓冲器(short term neighboring buffer)」。「短期相邻缓冲器」的内容通常会持续数个编码单元或区块期间。用于上下文结构的译码相邻信息可包括编码参数，像是pred_mode、pcm_flag及intra_flag。当一边码单元被使用作为编码的一基本处理单元时，其他编码标准可使用用于编码的不同的基本处理单元。举例来说，将编码单元相当于一区块，而一最大编码单元相当于在H.265/AVC及AVS中之宏块(macroblock，MB)。相邻信息也可由在另一最大编码单元列中的编码单元所使用。由于该图像可经由来自一最大编码单元列或其他最大编码单元列来处理。因此相邻信息将需被储存用于一整个最大编码单元列中(例如，上方最大编码单元列630)。因此，需要用于其他最大编码单元列或其它宏块列的相邻信息储存储存装置被称为「相邻数据储存装置(neighbordata storage)」，其储存期间长于储存在短期相邻缓冲器中之期间。由于「相邻数据储存装置」所需的储存空间比「短期相邻缓冲器」要大得多，因此「相邻数据储存装置」可使用外部内存或内部存储器(即，芯片上之内存(on-chip memory))来实现。
图7显示图5中双标准二进制元素译码器的更详细的系统结构的一范例。方块730代表用于AVS的二进制元素译码器，而方块740代表用于HEVC的二进制元素译码器。spec控制器(720b)将造成用于HEVC或AVS(761、762)对应的初始上下文表格单元，以由来自控制缓存器(control_reg)763之HEVC/AVS控制信号(hevc/avs_ctrl)下在图像或切片的起始时初始化对应的上下文表格。控制缓存器763也提供译码信息至二进制元素译码器(730、740)和相邻数据存取单元(764)。另一方面，相邻数据存取单元(764)连接至相邻数据储存装置(765)及AVS和HEVC的上下文模型更新单元(733、743)以提供上下文模型更新所需的上下文数据。CPU(750)连接至控制缓存器(763)以储存二进制元素译码器的译码信息。该spec控制器(720A、720C)更用以选择输入至二进制元素译码器(730、740)，并从二进制元素译码器(730、740)中选择输出。
每一二进制元素译码器包括一上下文本地缓冲(731、741)、地址产生器(732、742)、一上下文模型更新单元(733、743)、短期相邻储存装置(734、744)及二进制元素译码单元(735、745)。地址产生器(732、742)将产生用于上下文表格储存装置的地址。上下文模型更新单元(733、743)在二进制元素储存期间用以产生新的上下文模型并更新储存在上下文本地缓冲器(731、741)中之上下文模型。二进制元素译码单元(735、745)执行二进制元素计算译码的任务，或使用来自上下文模型更新单元(733、743)的已更新上下文模型来略过译码。来自二进制元素译码单元(735、745)的译码输出由spec控制器(720c)所选择并提供更进一步的影像译码程序。在第7图中的多标准二进制元素译码器的详细结构根据本发明作为用于实现多标准二进制元素译码器的一例子。
上述功能方块可被不同安排以实现本发明且不脱离本发明的实质精神。而AVS和HEVC标准被使用作为两个不同的影像编码标准，而其他编码标准，如H.264/AVC、AVS2和WMV也可被使用。
如图7所示，一些储存方块被要求以支持二进制元素译码功能。举例来说，上下文本地缓冲器(731、741)系用以储存二进制元素译码的上下文模型；相邻数据储存装置(765)被用以储存与用以计算上下文模型存取指数之相邻编码树单元/宏块相关的相邻信息；而短期相邻储存装置(734、744)用于储存短期相邻信息，像是在一较大单元(例如，宏块或最大编码单元)内的左边/上方/先前的区块/编码单元/转换单元语法。相邻数据储存装置(765)可以是外部或内部存储器。短期相邻信息可用以产生当前区块/编码单元/转换单元的上下文模型存取/更新的地址。
图8显示本发明的另一实施例，其中一些储存装置或功能区块在AVS二进制元素译码器和HEVC二进制元素译码器之间共享以用于芯片面积效率的实现。上述与图6中所示的相同方块由相同的参考数字所表示。如图8所示，AVS二进制元素译码器(830)和HEVC二进制元素译码器(840)以一些共享储存装置或功能区块进行简化，其包括位置产生器(810)、上下文本地缓冲器(820)和短期相邻数据储存装置(850)。虽然于图8中绘示地址产生器(810)、上下文本地缓冲器(820)和短期相邻数据储存装置(850)是共享的，但多标准二进制元素译码器可使用这些功能区块的任意组合进行共享。举例来说，多标准译码器可仅使用共享的上下文本地缓冲器(820)及和相邻数据储存装置(850)。此外，共享模块显示于各别二进制元素译码器的外部或结合于各个二进制元素译码器之间。然而，这些共享模块也可嵌入(embed)在各个二进制元素译码器其中之一。例如，短期相邻数据储存(850)可嵌入于AVS二进制元素译码器内，并且与HEVC二进制元素译码器共享。可替代地，短期相邻数据储存装置(850)可嵌入于HEVC二进制元素译码器中，并且与AVS二进制元素译码器共享。
本发明揭露面积高效率或高实施性能的多标准二进制元素译码器。上面的描述能够使本领域技术人员以上文所提供的特定应用及其要求来实施本发明。本领域技术人员能够清楚了解上述实施例的多种变型，此处所定义的基本原则可应用于其它实施例。因此，本发明并不仅限于上面描述及显示的特定实施例，而是记载了符合本原则及新的特征的最广范围。为提供有关本发明的全面理解，上述详细记载中描述了各种具体细节。然而，本领域技术人员应理解本发明可以实施。
本发明在不脱离其本质特征的情况下，可以以其它特定形式实现。所描述的实施例在所有方面仅被认为是说明性而非限制性的。因此，本发明的范围通过所附的权利要求来指示而不是通过前面的描述来指示。所有落入权利要求范围的等同物的意义和范围内的改变均被涵盖在其范围内。

Claims (15)

1.一种多标准二进制元素译码的设备，用于译码以两个不同视频编码标准编码的两个视频串流的一视频译码器中，上述设备包括：
一第一二进制元素译码器，用以译码一或多个第一二进制元素字符串，其中每一第一二进制元素字符串根据一第一视频编码标准所产生，且上述第一二进制元素译码器包括：
一第一上下文本地缓冲器，用以储存由上下文表格储存装置中所取出的一第一本地上下文表格；
一第一短期相邻缓冲器，用以储存与以上述第一视频编码标准编码的一较大第一单元内的一当前第一处理单元相关的一第一短期相邻信息；
一第一地址产生器，用以产生用以从上述上下文表格储存装置中取得上述第一本地上下文表格的一第一地址；以及
一第一二进制元素译码单元，耦接至上述第一上下文本地缓冲器，用以仅使用上述第一上下文本地缓冲器中上述第一本地上下文表格，而应用基于上下文二进制元素译码每一第一二进制元素字符串；以及
一第二二进制元素译码器，用以译码一或多个第二二进制元素字符串，其中每一第二二进制元素字符串根据一第二视频编码标准所产生，且上述第二二进制元素译码器包括：
一第二上下文本地缓冲器，用以储存由上下文表格储存装置中所取出一第二本地上下文表格；
一第二短期相邻缓冲器，用以储存与以上述第二视频编码标准编码的一较大第二单元内的一当前第二处理单元相关的一第二短期相邻信息；
一第二地址产生器，用以产生用以从上述上下文表格储存装置中取得上述第二本地上下文表格的一第二地址；以及
一第二二进制元素译码单元，耦接至上述第二上下文本地缓冲器，用以仅使用在上述第二上下文本地缓冲器中上述第二本地上下文表格，而应用基于上下文二进制元素译码每一第二二进制元素字符串；以及
其中，上述第一上下文本地缓冲器及上述第二上下文本地缓冲器共享一共同上下文本地缓冲器，上述第一短期相邻缓冲器及上述第二短期相邻缓冲器共享一共同短期相邻缓冲器，及上述第一地址产生器和上述第二地址产生器共享一共同地址产生器或其任意组合。
2.如权利要求1所述的设备，其中上述第一视频编码标准对应至一AVS视频编码标准，且上述第二视频编码标准对应至一高效视频编码的视频编码标准。
3.如权利要求1所述的设备，其中上述当前第一处理单元及上述当前第二处理单元对应一区块、一编码单元或一转换单元。
4.如权利要求3所述的设备，其中当上述当前第一处理单元及上述当前第二处理单元对应上述编码单元或上述转换单元时，上述较大第一单元及上述较大第二单元对应一编码树单元，或当上述当前第一处理单元及上述当前第二处理单元对应上述区块时，上述较大第一单元及上述较大第二单元对应一宏块。
5.如权利要求1所述的设备，其中上述第一二进制元素译码器更包括一第一上下文模型更新单元，耦接至上述第一二进制元素译码单元、上述第一上下文本地缓冲器、上述第一短期相邻缓冲器及上述第一地址产生器，其中上述第一上下文模型更新单元用以在每一第一二进制元素字符串进行二进制元素译码期间产生新的第一上下文模型并更新储存在上述第一上下文本地缓冲器中的上述第一上下文模型，以及其中上述第二二进制元素译码器更包括一第二上下文模型更新单元，耦接至上述第二二进制元素译码单元、上述第二上下文本地缓冲器、上述第二短期相邻缓冲器及上述第二地址产生器，其中上述第二上下文模型更新单元用以在每一第二二进制元素字符串进行二进制元素译码期间产生新的第二上下文模型并更新储存在上述第二上下文本地缓冲器中的上述第二上下文模型。
6.如权利要求1所述的设备，更包括：一标准变更控制模块，耦接至上述第一二进制元素译码器及上述第二二进制元素译码器，其中上述标准变更控制模块根据以上述第一视频编码标准所编码的一第一当前切片或图像或以上述第二视频编码标准所编码的一第二当前切片或图像的一相应视频编码标准，来配置上述第一二进制元素译码器或上述第二二进制元素译码器的一对应二进制元素译码器。
7.如权利要求6所述的设备，其中在上述当前第一切片或图像或上述当前第二切片或图像被译码后，上述标准变更控制模块自上述第一二进制元素译码器或上述第二二进制元素译码器，接收用于上述第一当前切片或图像或上述第二当前切片或图像的一译码时间信息。
8.如权利要求7所述的设备，其中上述标准变更控制模块根据上述译码时间信息，选择下一第一切片或图像或下一第二切片或图像进行二进制元素译码。
9.如权利要求6所述的设备，更包括一系统控制器，耦接至上述标准变更控制模块、上述第一二进制元素译码器和上述第二二进制元素译码器，其中上述系统控制器提供与上述当前第一切片或图像或上述当前第二切片或图像的一相应视频编码标准相关的一译码标准信息至上述标准变更控制模块。
10.如权利要求9所述的设备，其中上述标准变更控制模块根据上述译码标准信息选择下一第一切片或图像或下一第二切片或图像进行二进制元素译码。
11.如权利要求9所述的设备，其中上述系统控制器更接收用户控制，以终止或恢复与上述第一视频编码标准相关的上述一或多个第一二进制元素字符串或与上述第二视频编码标准相关的上述一或多个第二二进制元素字符串的二进制元素译码。
12.如权利要求6所述的设备，更包括一第二标准变更控制模块，耦接至上述第一二进制元素译码器和上述第二二进制元素译码器，其中上述第二标准变更控制模块用以根据上述相应视频编码标准选择来自上述第一二进制元素译码单元或上述第二二进制元素译码单元的一输出。
13.如权利要求1所述的设备，更包括一第一初始表格单元，耦接至上述上下文表格储存装置，用以在第一图像起始或第一切片起始时初始化与上述第一二进制元素译码器相关的一第一上下文模型，以及一第二初始表格单元，耦接至上述上下文表格储存装置，用以在第二图像起始或第二切片起始时初始化与上述第二二进制元素译码器相关的一第二上下文模型。
14.如权利要求1所述的设备，更包括一相邻数据储存装置，用以储存与上述较大第一单元相关的一第一相邻信息及上述较大第二单元相关的一第二相邻信息。
15.如权利要求1所述的设备，其中与上述当前第一处理单元相关的上述第一短期相邻信息包括上述当前第一处理单元之一左边第一处理单元、一上面第一处理单元或一先前第一处理单元的一或多个第一语法元素，其中与上述当前第二处理单元相关的上述第二短期相邻信息包括上述当前第二处理单元的一左边第二处理单元、一上面第二处理单元或一先前第二处理单元的一或多个第二语法元素。
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