CN105810694A - 用于射频与cmos电路共集成的绝缘体上硅衬底及制备方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 104
- 239000012212 insulator Substances 0.000 title claims abstract description 45
- 238000002360 preparation method Methods 0.000 title claims abstract description 31
- 230000010354 integration Effects 0.000 title abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 90
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 90
- 239000010703 silicon Substances 0.000 claims abstract description 90
- 230000004888 barrier function Effects 0.000 claims description 63
- 238000005516 engineering process Methods 0.000 claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 239000012298 atmosphere Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000004891 communication Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，所述绝缘体上硅衬底，包括：底层硅；绝缘层，结合于所述底层硅表面，所述绝缘层的下部于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽内的底层硅中具有与不同射频器件所需深度对应的空槽；顶层硅，结合于所述绝缘层表面。本发明基于图形化的绝缘体上硅衬底，对于容易受到低阻衬底影响的射频器件，将其下方的氧化层以及硅衬底进行适当掏空，从而改善了射频器件性能。该衬底材料同时适于制备高性能CMOS器件，从而可将传统CMOS电路与射频电路共集成在该衬底上。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
Description
技术领域
本发明设计一种半导体器件衬底及其制备方法，特别是涉及一种用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法。
背景技术
在电子学理论中，电流流过导体，导体周围会形成磁场；交变电流通过导体，导体周围会形成交变的电磁场，称为电磁波。在电磁波频率低于300khz时，电磁波会被地表吸收，不能形成有效的传输，但电磁波频率高于300khz时，电磁波可以在空气中传播，并经大气层外缘的电离层反射，形成远距离传输能力，这些具有远距离传输能力的高频电磁波称为射频，由于射频技术的种种优点，射频技术在无线通信、智能识别、医学等领域中被广泛使用。
无线通信技术是近几十年来在IT领域中发展最为迅速的技术之一，射频电路在无线通信中起到了至关重要的作用。随着CMOS技术的长足发展，基于CMOS工艺制备电子器件的成本已经大为减少。根据近年的国际固体电路年会的报告，集成电路(IC)的最大市场莫过于网络设备，移动电话和消费类电子。中国已经是IC第三大市场，潜在的市场令世人瞩目，其中移动电话用户数量在世界上占第一位。蓝牙技术是短距离无线控制和通信，无线局域网是近距离数据通信，移动电话和全球定位系统是无线通信最主要应用市场。由于对信噪比和发送功率要求低，蓝牙和无线局域网的无线收发器已经采用CMOS电路；用于移动电话的无线收发电路对信噪比要求高，目前商用的仍然采用双极电路和砷化镓电路，但同类CMOS电路已在实验室流片中取得了良好性能。采用CMOS射频收发电路的最大优点是可以和基带处理器(数字电路)及A/D、D/A转换器(混合信号电路)集成于一个芯片。单片集成的含射频、基带及模数、数模转换电路使电路可靠性好，功耗低和成本低，而且可以提高芯片集成度，减小外围电路及设备体积。单片集成CMOS无线通信电路是目前研究热点，具有很高的应用和商业价值。
然而，在传统CMOS工艺中，采用了硅衬底和阱工艺隔离，这并不利于射频器件尤其是无源射频器件的工作。低电阻率的衬底往往带来漏电、信号衰减、电磁信号串扰等影响。而其较高的介电常数往往导致许多不必要的寄生电容，影响射频电路的工作品质。
基于以上原因，本发明设计了具有特定空腔结构的SOI衬底，提供了适于射频器件工作的结构环境，并同时适用于制备高性能SOICMOS电路，从而实现射频电路和CMOS电路的共集成。因此，提供该种能有效改善射频器件性能的用于射频与CMOS电路共集成的绝缘体上硅衬底及其制备方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，用于解决现有技术中传统CMOS电路为低阻硅衬底，这会给集成在其上的射频电路带来较为严重的信号衰减的问题。
为实现上述目的及其他相关目的，本发明提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，所述制备方法包步骤：步骤1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层；步骤2)，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面；步骤3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层；步骤4)，于所述第二绝缘层表面形成掩膜层，并于对应于制备射频器件的位置形成刻蚀窗口；步骤5)，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底的凹槽；步骤6)，根据不同射频器件所需刻蚀深度，进一步在凹槽内第二硅衬底中刻蚀出对应深度的空槽；步骤7)，键合所述第一绝缘层及所述第二绝缘层；步骤8)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为绝缘体上硅衬底的硅顶层。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，还包括步骤9)，进行高温退火，以加强所述第一绝缘层及所述第二绝缘层的键合强度。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，步骤1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层；步骤3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，所述第二绝缘层的厚度为不小于50nm。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，步骤2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20～2000nm。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，步骤7)在键合前还包括对所述第一硅衬底及第二硅衬底进行清洗的步骤。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，步骤8)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400～500℃，以使所述第一硅衬底从剥离界面处剥离。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法的一种优选方案，步骤8)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
本发明还提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底，包括：底层硅；绝缘层，结合于所述底层硅表面，所述绝缘层的下部于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽内的底层硅中具有与不同射频器件所需深度对应的空槽；顶层硅，结合于所述绝缘层表面。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的一种优选方案，所述绝缘层为二氧化硅层。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的一种优选方案，所述绝缘层的下部的厚度为不小于50nm。
作为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的一种优选方案，所述顶层硅的厚度范围为20～2000nm。
如上所述，本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，具有以下有益效果：本发明基于图形化的绝缘体上硅衬底，对于容易受到低阻衬底影响的射频器件，将其下方的氧化层以及硅衬底进行适当掏空，从而改善了射频器件性能。该衬底材料同时适于制备高性能CMOS器件，从而可将传统CMOS电路与射频电路共集成在该衬底上。本发明可以将普通的SOICMOS电路与射频电路的共集成，提高集成度，降低功耗，降低成本，实现设备小型化。
附图说明
图1～图10显示为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法各步骤所呈现的结构示意图。
图11显示为本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底的结构示意图。
元件标号说明
101第一硅衬底
102第一绝缘层
201第二硅衬底
202第二绝缘层
203凹槽
204空槽
301底层硅
302绝缘层的下部
303绝缘层的上部
304顶层硅
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1～图10所示，本实施例提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，所述制备方法包步骤：
如图1～图2所示，首先进行步骤1)，提供第一硅衬底101，于所述第一硅衬底101表面形成第一绝缘层102。
作为示例，采用热氧化工艺于所述第一硅衬底101表面形成二氧化硅层，作为第一绝缘层102，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体选用为1000℃。
作为示例，所述第一绝缘层102的厚度为0至数百纳米，所述第一绝缘层102的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第一绝缘层102的厚度为20nm。所述第一绝缘层102可以在后续的H或He离子注入的过程中，保护硅的表面不被损坏。
如图3所示，然后进行步骤2)，基于所述第一绝缘层102对所述第一硅衬底101进行剥离离子注入，于所述硅衬底中定义剥离界面。
作为示例，所述剥离离子为H离子，离子注入参数视所需的注入深度而定。当然，在其它的实施例中，也可以选用He离子作为剥离离子进行注入，并不限于此处所列举的示例。
作为示例，所述剥离离子于所述第一硅衬底101的注入深度为20～2000nm，在本实施例中，所述剥离离子于所述第一硅衬底101的注入深度为50～100nm。
如图4～图5所示，接着进行步骤3)，提供第二硅衬底201，于所述第二硅衬底201表面形成第二绝缘层202。
作为示例，采用热氧化工艺于所述第二硅衬底201表面形成二氧化硅层，作为第二绝缘层202，在本实施例中，所述热氧化工艺选用为干法热氧化工艺，氧化的温度范围为900～1200℃，具体选用为1000℃。
作为示例，所述第二绝缘层202的厚度为不小于50nm，所述第二绝缘层202的厚度可以依据热氧化工艺的温度及时间确定。在本实施例中，所述第二绝缘层202的厚度为50nm。
接着进行步骤4)，于所述第二绝缘层202表面形成掩膜层，并于对应于制备射频器件的位置形成刻蚀窗口。
作为示例，所述掩膜层可以为光刻胶、氮化硅或其组合。
如图6所述，接着进行步骤5)，基于刻蚀窗口刻蚀所述第二绝缘层202，形成贯穿至所述第二硅衬底201的凹槽203。
作为示例，在本实施例中，所述凹槽203贯穿至所述第二硅衬底201，具体地，可以选用RIE或ICP干法刻蚀法刻蚀所述第二绝缘层202。另外，在刻蚀完成后，还包括对第二硅衬底201进行清洗的步骤。
如图7所示，接着进行步骤6)，根据不同射频器件所需刻蚀深度，进一步在凹槽203内第二硅衬底201中刻蚀出对应深度的空槽204。
作为示例，根据不同射频器件所需刻蚀深度，结合步骤5)的第一次光刻，进行一到多次套刻，进一步在凹槽203内第二硅衬底201中刻蚀出对应深度的空槽204。另外，如所需刻蚀深度为零，则可省去该步骤6)。
如图8～图9所示，接着进行步骤7)，键合所述第一绝缘层102及所述第二绝缘层202。
作为示例，在键合前还包括对所述第一硅衬底101及第二硅衬底201进行清洗的步骤。
如图10所示，接着进行步骤8)，进行退火工艺使所述第一硅衬底101从剥离界面处剥离，与所述第一绝缘层102结合的部分作为绝缘体上硅衬底的硅顶层。
作为示例，退火工艺的气氛为N2气氛。
作为示例，退火工艺的温度范围为400～500℃，以使所述第一硅衬底101从剥离界面处剥离，在本实施例中，所述退火工艺的温度选用为450℃。
接着，进行步骤9)，进行高温(1000～1200℃)退火，以加强所述第一绝缘层102及所述第二绝缘层202的键合强度。
最后，采用CMP工艺对所述顶层硅表面进行抛光，获得光洁表面的顶层硅。
进一步地，在本实施例中，可以根据本实施例预先选定的图形化区域，通过一般CMOS工艺，将射频电路(制备于凹槽及空槽对应区域)与CMOS电路(直接制备于具有绝缘层的普通的SOI衬底上)对应集成在该绝缘体上硅衬底上。
如图11所示，本实施例还提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底，包括：底层硅301；绝缘层302及303，结合于所述底层硅301表面，所述绝缘层302及303的下部302于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽203内的底层硅中具有与不同射频器件所需深度对应的空槽；顶层硅304，结合于所述绝缘层表面。
作为示例，所述绝缘层302及303包括下部302及上部303，所述绝缘层302及303为二氧化硅层。
作为示例，所述绝缘层302及303的上部303厚度可以为0至数百纳米，所述绝缘层302及303的下部302的厚度为不小于50nm。
作为示例，所述顶层硅304的厚度范围为20～2000nm。
如上所述，本发明的用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，具有以下有益效果：本发明基于图形化的绝缘体上硅衬底，对于容易受到低阻衬底影响的射频器件，将其下方的氧化层以及硅衬底进行适当掏空，从而改善了射频器件性能。该衬底材料同时适于制备高性能CMOS器件，从而可将传统CMOS电路与射频电路共集成在该衬底上。本发明可以将普通的SOICMOS电路与射频电路的共集成，提高集成度，降低功耗，降低成本，实现设备小型化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于，所述制备方法包步骤：
步骤1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层；
步骤2)，基于所述第一绝缘层对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面；
步骤3)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层；
步骤4)，于所述第二绝缘层表面形成掩膜层，并于对应于制备射频器件的位置形成刻蚀窗口；
步骤5)，基于刻蚀窗口刻蚀所述第二绝缘层，形成贯穿至所述第二硅衬底的凹槽；
步骤6)，根据不同射频器件所需刻蚀深度，进一步在凹槽内第二硅衬底中刻蚀出对应深度的空槽；
步骤7)，键合所述第一绝缘层及所述第二绝缘层；
步骤8)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层结合的部分作为绝缘体上硅衬底的硅顶层。
2.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：还包括步骤9)，进行高温退火，以加强所述第一绝缘层及所述第二绝缘层的键合强度。
3.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：步骤1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层；步骤3)中，采用热氧化工艺于所述第二硅衬底表面形成二氧化硅层，作为第二绝缘层。
4.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：所述第二绝缘层的厚度为不小于50nm。
5.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：步骤2)中，所述剥离离子为H离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20～2000nm。
6.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：步骤7)在键合前还包括对所述第一硅衬底及第二硅衬底进行清洗的步骤。
7.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：步骤8)中，退火工艺的气氛为N2气氛，退火工艺的温度范围为400～500℃，以使所述第一硅衬底从剥离界面处剥离。
8.根据权利要求1所述的用于射频与CMOS电路共集成的绝缘体上硅衬底的制备方法，其特征在于：步骤8)中，还包括对所述顶层硅表面进行CMP抛光的步骤。
9.一种用于射频与CMOS电路共集成的绝缘体上硅衬底，其特征在于，包括：
底层硅；
绝缘层，结合于所述底层硅表面，所述绝缘层的下部于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽内的底层硅中具有与不同射频器件所需深度对应的空槽；
顶层硅，结合于所述绝缘层表面。
10.根据权利要求9所述的用于射频与CMOS电路共集成的绝缘体上硅衬底，其特征在于：所述绝缘层为二氧化硅层。
11.根据权利要求9所述的用于射频与CMOS电路共集成的绝缘体上硅衬底，其特征在于：所述绝缘层的下部的厚度为不小于50nm。
12.根据权利要求9所述的用于射频与CMOS电路共集成的绝缘体上硅衬底，其特征在于：所述顶层硅的厚度范围为20～2000nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610301877.3A CN105810694B (zh) | 2016-05-09 | 2016-05-09 | 用于射频与cmos电路共集成的绝缘体上硅衬底及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610301877.3A CN105810694B (zh) | 2016-05-09 | 2016-05-09 | 用于射频与cmos电路共集成的绝缘体上硅衬底及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105810694A true CN105810694A (zh) | 2016-07-27 |
| CN105810694B CN105810694B (zh) | 2019-04-19 |
Family
ID=56456694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610301877.3A Active CN105810694B (zh) | 2016-05-09 | 2016-05-09 | 用于射频与cmos电路共集成的绝缘体上硅衬底及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105810694B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080290524A1 (en) * | 2007-05-25 | 2008-11-27 | International Business Machines Corporation | Through via in ultra high resistivity wafer and related methods |
| CN103022054A (zh) * | 2012-12-21 | 2013-04-03 | 上海宏力半导体制造有限公司 | 绝缘体上硅射频器件及绝缘体上硅衬底 |
| CN105552019A (zh) * | 2015-12-29 | 2016-05-04 | 中国科学院上海微系统与信息技术研究所 | 一种绝缘体岛上硅衬底材料及其制备方法 |
-
2016
- 2016-05-09 CN CN201610301877.3A patent/CN105810694B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080290524A1 (en) * | 2007-05-25 | 2008-11-27 | International Business Machines Corporation | Through via in ultra high resistivity wafer and related methods |
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| CN105552019A (zh) * | 2015-12-29 | 2016-05-04 | 中国科学院上海微系统与信息技术研究所 | 一种绝缘体岛上硅衬底材料及其制备方法 |
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| Publication number | Publication date |
|---|---|
| CN105810694B (zh) | 2019-04-19 |
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| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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