CN105808493A - 带有耦合模块的串行总线系统 - Google Patents

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Abstract

带有数个被连接在其处的总线模块(2’?4’)的串行总线系统，其中，在串行总线(1)上的数据传输可通过至少一个CPU总线主控器(13)来管理，其中，被连接在串行总线(1)中的总线模块(2’?4’)被相应地划分成被直接连接在串行总线(1)处的耦合模块(7?10)和一个或数个仅被连接到耦合模块(7?10)处的简单的模块(2?4)。

Description

带有耦合模块的串行总线系统
技术领域
本发明涉及一种根据专利权利要求1的前序部分的带有总线模块的串行总线系统。
背景技术
例如DE 101 48 470 A1描述了一种带有被直接集成到总线中的总线模块的串行总线系统。
在串行数据传递的情形中，数个总线参与者经由共同的传输介质通讯。为了使每个参与者获得发送和接收其数据的可能性，规范到传输介质上的访问的协议是必要的。在串行数据传递的情形中，在传感器/执行器平面的区域中使用各种不同的总线访问方法，例如主/从、CSMA/CD、令牌传递等等。
不同的总线访问方法大致利用消息导向的或I/O导向的传输方法。在消息导向的传输方法的情形中存在多种不同的传输协议和接口实现。
同样地，最简单的传感器和执行器借助于该传输方法与上一级的控制装置通讯。在此，总线参与者经由共同的传输介质、例如双线缆线彼此相连接。由此布线成本被显著降低，且可非常容易实现设备扩展。新的设备部件然后以如下方式被集成到现有的布线中，即，现存的总线缆线被拆开且新的设备部件被联接在两个分离点之间。新的额外的电缆无须被敷设，因为新的设备部件的信号经由已存在的传输介质被传递。
在DE 101 48 470 A1的情形中假设如下，即，在自动化系统中带有在其中布置有数个组件的模块化的组件支架的部件应产生相对相邻的组件支架的连接。
因此，DE 101 48 470 A1作如下设置，即，存在数个总线段，其中，每个总线段具有呈星形的总线耦合元件。然而未提示呈星形的总线耦合段如何构造。
上述文献从而无法创造相对被直接连结在总线中的模块(下面也称作“总线模块”)的智能的且机械稳定的连接，在其中环形连接被转换成点对点连接。
“总线模块”的概念被理解为一种根据现有技术的模块，其与“简单的“I/O或开关模块的特性相联系具有用于到串行总线处的直接连接的复杂的电子线路。然而，在用于到串行总线处的直接连接的总线模块中的复杂的电子线路的实现在多个方面是不利的。
发明内容
因此，本发明基于如下目的，即，如此地改进带有先前所提及的形式的总线模块的串行总线，即，通过串行总线的快速的数据传输率不依赖于被联接在其处的总线模块的数量存在，且在单个在总线中存在的总线模块失效的情形中不发生其余总线参与者的干扰。此外应不依赖于总线模块的数量始终存在最大可能的数据传输速率。
为了实现所提出的目的，本发明的特征在于权利要求1的技术理论。
为了更好地界定根据现有技术的模块相对根据本发明的模块，被直接连结到总线结构中的根据现有技术的模块在下面被称作“总线模块”，而根据本发明的模块被一分为二且被相应地划分成被直接连结到总线结构中的耦合模块和被联接在其处的“简单的”标准模块。“简单的”标准模块相应地仅间接经由耦合模块被联接到总线结构处。
本发明的特征相应地是，在由CPU总线主控器管理的串行总线中此时各个复杂的模块(总线模块)本身不再被连结在总线中，而是所谓的耦合模块作为替代，耦合模块仅在逻辑方面将被联接在其处的标准模块映射到总线上。
因此相对DE 101 48 470 A1存在如下优点，即，在耦合模块中仅存在被联接在总线处的标准模块的逻辑映射而不发生已知的总线模块与串行总线本身的直接互联。与之相反，在已知的文献DE 101 48 470 A1的情形中各个呈星形接通的总线模块的互联是必要的，这具有高的线路成本和在一些模块失效的情形中的显著干扰的缺点。
因此本发明作如下设置，即，设置有耦合模块到总线结构处的智能的、机械稳定的连接。由于模块仅作为模块映射以布置在该处的耦合模块形式布置在串行总线的串行总线结构中，环形连接仅在耦合模块之间存在。在各个被直接连结在环形结构中的复杂的总线模块之间的环形连接因此可被取消。
于是仅耦合模块还参与在串行总线中的数据传输且此时简化构造的标准模块不再参与。
这与如下优点相联系，即，此时任意数量的标准模块可被接通到总线结构中，而不损害在串行总线上的数据传输，因为仅耦合模块被接通在串行总线中且耦合模块在其侧与简单的标准模块相连接。
以该方式实现在总线结构中的快速的数据传输率，且总的数据传输在耦合模块失效的情形中不被干扰，因为该耦合模块于是引起跨接且其它耦合模块还保留在串行总线中且在该处可工作。
即使当先前在现有技术的情形中被包含在环形结构中的简单的模块失效时，这根据本发明不引起串行总线系统的干扰，因为耦合模块于是由于其自身的智能确定被联接在该处的模块的失效且将该模块从数据传输中移除。
下面呈笔记式地基于所说明的另外的特征对本发明进行说明：
●模块的智能的、机械稳定的连接
●将(在耦合模块之间)的环形连接转换成(相对模块的)点对点连接
●使得模块的在数据基础上灵活的联接成为可能
●将智能带到“靠近”(不智能的)I/O模块
●将环形连接转换成点对点连接
●抗干扰能力-一个故障模块不使得所有损坏毁坏
●经由耦合模块的(较短的环)
●点对点连接被“封闭”
●无反射，更干净的布局
●可实现相对各个模块的多个数据传输率
●可与局部的智能相联系地被使用
●CPU不被直接至模块的数据传输加载
●使得自己的FPGA/系统在芯片上
●使得模块的在数据基础上灵活的联接成为可能
●无附加逻辑地联接标准电子装置
●“I/O扩展”-SPI输入转换成数字信号
●“Speed Grades”(SPI总线的时钟频率)-在点对点连接的情形中不仅存在缓慢的而且存在快速的连接
●缓慢地开始，利用“更好的”模块，然后更快
●无固定的协议
●可配置的数据传输，数据可由取决于模块
●数据控制器接受“指令”
●对于总线轨道而言保持在抽象平面上-任何电气元件可被联接
●所有“仅"是数据
●相对耦合模块的可更换的现场总线协议
●使得模块的在数据基础上的灵活的联接成为可能
●在模块中的单独标示
●不依赖于剩余地读取“ID”
●耦合模块不识别“模块类型”
●配置说明来自模块(而不来自CPU)
●每个模块带来其“语言”和“词典”(指令和相对数据的联系)
●标准元件可联接
●被联接的元件无须根据特别的标准起作用
●仅额外的“ID注册器”带有指令描述
●智能被带到“靠近”I/O模块
●不同模块的不同I/O被加载以智能
●模块自身可保持不智能
●被联接在耦合模块处(在总线周期之下)的各个模块的快速反应
●模块-模块通讯
●(优选地经由线模块-耦合模块+耦合模块-模块)
●所有模块在耦合模块处的自主反应(“紧急起动”)
●离散的逻辑
●在耦合模块上的用户应用(例如61131)
●其余特性
●用于在耦合模块上的诊断的(例如USB)插头
●冷却
●耦合模块的“智能”靠近到组件支架
本发明的发明对象不仅由各个权利要求的对象得出，而且由各个权利要求彼此的组合得出。
所有在附件(包含摘要)中所公开的内容和特征、尤其在附图中示出的空间构造被作为本发明重要的被要求保护，只要其单独地或组合地相对现有技术是新的。
附图说明
下面，本发明借助示出仅一个实施途径的附图作进一步说明。在此，由附图和其说明书得悉本发明的另外的发明重要的特征和优点。
其中：
图1：示意性地显示了根据现有技术的串行总线的框图，
图2：以示意性的图示形式显示了本发明的第一个实施例，
图3：显示了相对图2变换的第二个实施例，
图4：显示了耦合模块的详细图示，
图5：显示了作为根据图4的构造的框图的图示，
图6：以框图形式显示了在串行总线处的多个耦合模块的布置。
具体实施方式
图1显示了根据现有技术的通常的串行总线1，其例如构造成CAN总线、Profil总线、INTERBUS－S、Profinet、Ethercat或以其它已知的串行总线形式构造。
这样的串行总线的特征是，数据传输在封闭的环中进行且布置在封闭的串行总线中的总线模块2’,3',4’经受总的数据传输率。因此存在如下缺点，即，布置在这样的串行总线中的模块的数量被限制，因为随着任意另外的模块的接入在总线中的时间特性被不利地影响。
当一个模块失效时，同样存在问题，因为相对其它布置在总线处的模块的数据传输可能被干扰或完全失效。
此外，本发明不局限于属于现有技术的封闭的串行总线，而是其同样使用敞开的总线系统(例如CAN总线)，然而其同样作为串行总线工作。
根据图1相应地存在如下缺点，即，在这样的串行总线1中待容纳的模块的数量被限制，随着数个模块的接合数据传输被不利地影响，且在一个模块失效的情形中数据传输被干扰或甚至失效。
每个单独的模块的接合同样改变在总线中被接入的模块的时间特性，由此可能产生同步问题。根据现有技术的每个模块须自我控制串行总线的可能复杂的协议，由此形成高的线路成本和编程成本。
因此，模块在线路技术上是复杂的、被复杂地编程且相应地同样是易受干扰的。
即使当模块应实施简单的线路目的时，其须复杂地构造，以便于以其内部的模块控制自我控制在整个串行总线上的数据传输。相应地，模块同样是成本昂贵的。
因此本发明作如下建议，如此地改进先前所提及的形式的串行总线系统，即，不依赖于布置在总线系统中的模块的数量始终确保稳定的数据传输，其不依赖于现存模块的数量，且在待接入的模块降低成本的情形中存在经改善的可靠性。
本发明的特征是，此时在串行总线系统中不再被接入(复杂的)总线模块本身，而是仅将被接通到耦合模块处的(简单的)标准模块在逻辑上映射到总线上的耦合模块，并且仅耦合模块在与总线主控器相连接中实施在串行总线系统中的数据传输。
利用现有的技术理论得出如下优点，即，在串行总线中的数据传输的稳定的高带宽被确保，因为其此时不再取决于将本身简单的且部分同样“不智能的”模块自身在高成本的情形下集成到串行总线系统中，而是根据本发明仅高智能的耦合模块还被集成到总线系统中，高智能的耦合模块控制且管理与被联接在其处的模块的数据传输。
因此存在如下优点，即，即使在一个耦合模块失效的情形中相对其它耦合模块的数据传输不被干扰，因为该耦合模块包含合适的应急运转性能。
此外存在另外的优点，即，即使在一个或数个被联接到耦合模块处的模块失效的情形中在串行总线系统中的数据传输不被干扰，因为然后该耦合模块由于其智能而停用被联接的失效的模块或继续与其它被联接在该耦合模块处的模块的数据传输。“模块”的概念本发明理解为所有输入和输出模块，其可实现例如相对模拟接收器、传感器或类似物的外部数据传输，其中，这样的“模块”优选取消复杂的总线控制逻辑和自身的CPU。
例如构造成I/O模块的这样的模块具有相对外部线路的接口。且当这样的I/O模块失效(这也就是说例如被短路烧坏)时，在现有技术的情形中在串行总线系统中的整个数据传输被中断，且整个系统不能用。
此处使用本发明，其在此类简单的数字或模拟模块的情形中作如下设置，即，(数字或模拟的)模块此时仅被间接联接到串行总线处，即经由根据本发明的耦合模块。
在本发明的另一设计方案中作如下设置，即，耦合模块同样管理在各个被联接到耦合模块处的模块之间的数据传输，因为以此形成明显较少的线路成本，相比相对地当如在现有技术的情形中那样将模块连结到复杂的串行总线结构中时。
这在本发明的情形中引起如下，即，可低成本制造的非常简单的模块在无较大的控制和线路成本的情形中被接通到相应的耦合模块处且在简单的模块与耦合模块之间的数据传输优选经由SPI总线系统或其它类似的总线系统来控制。
这样的SPI总线系统是一种简单的四线系统，其以自己的时钟频率工作，其中，该时钟频率被由耦合模块预先给定。
因此得出如下优点，即，以不同方式被联接到不同耦合模块处的模块同样可以不同的时钟频率来运行，这在现有技术的情形中是不可能的。
因此可创造低成本的且简单的模块，因为缓慢的模块根据其特征同样可被联接到相关联的耦合模块处，且耦合模块自行管理在串行总线系统上的数据传输。
当数个简单的模块被联接到一个耦合模块处时，模块对模块的通讯可非常快速地构造，因为处在其间的控制机构可取消，从而使得模块可非常快速地且无干扰的中间线路地彼此通讯。
另一优点由此得出，即，须管理耦合模块的复杂目的同样可被划分成数个被联接在其处的模块，从而使得耦合模块基于各种划分的目的分配同样可发挥在串行总线中非常快速的时钟频率。
在串行总线系统干扰的情形中(当例如CPU总线主控器失效时)，如下在现有技术的情形中是不利的，即，整个总线系统被关闭且不再可实现进一步的通讯。
此处使用本发明，其作如下设置，即，在串行总线系统失效的情形中各个耦合模块还可进一步工作且维持与被联接在其处的模块的数据传输。例如这在机床的情形中是重要的，在其处模块例如设置用于刀具控制装置或用于刀具更换器且当串行总线失效时，刀具更换器尽管如此还可实现这些或其它受限制的任务，因为耦合模块执行应急运转程序且维持与被联接在其处的模块的数据传输。
在串行总线系统故障的情形中甚至可实现如下，即，被联接在其处的智能耦合模块实施受控的且安全的应急服务或实施所有服务的受控关闭，由此其不产生在所联接的模块和被联接在其处的机器控制装置处的损伤。
根据现有技术构造的图1显示如下，即，各个复杂的且被直接连结到总线结构中的(总线)模块2'至4'具有相对外界的接口，其中，接口5例如是I/O接口且接口6是Ethernet接口。
由根据图1的串行总线出发(其例如构造成现场总线)，建议了一种根据图2的新型的串行总线，其例如同样构造成现场总线。然而，本发明不局限于在其作为现场总线的构造中的串行总线。在总的说明书引言中提及了其它的均利用本发明思想的总线类型。
在图2中仅示例地示出如下，即，本发明不排除如下，即，复杂的(总线)模块2’至4’同样还布置在串行总线结构1中，然而这鉴于数据传输是未必期望的。本发明于是作如下设置，即，作为须一起跟随在串行总线1上的总的数据传输的非常复杂的(总线)模块2’,3’和4’的连结的替代，此时作为替代存在根据本发明的耦合模块7-10。
该数据传输通过在串行总线1上的CPU总线主控器13来管理。
利用根据本发明的耦合模块7-10的使用存在如下优点，即，此时待联接的简单的模块2-4不再被直接联接到总线处，而是仅间接地经由耦合模块7-10被联接在串行总线1处且与其通讯。
因为所有耦合模块7-10优选相同地构造，耦合模块的另外的特性借助在图2和下面的附图中的耦合模块10进行说明。
如下被示意性地示出，即，在每个耦合模块7-10处可联接多个简单的模块2-4，且在相应的耦合模块7-10与被联接在其处的模块2-4之间的数据传输相应地经由SPI总线12实现。
这样的SPI总线是简单的四线缆线，其特别简单地构造且由标准电子模块构成，从而存在在被联接的模块2-4与相应的耦合模块7-10之间的特别简单且稳定的数据连接。
上述被如下实施，即，待直接接入到串行总线1的总线结构中的模块2‘-3‘的数量应被限制，更切确地说鉴于在本发明的情形中以被联接到总线系统处的耦合模块7-10的使用形成的优点。
然而本发明同样作如下设置，即，此类复杂的模块2‘和3‘(例如来自国外制造商)被接入到串行总线1的串行总线结构中，因为总线依然适合且确定用于此类复杂的模块的接入。
鉴于根据本发明的简单的模块2,3的接通，图2同样符号地显示如下，即，存在在各个模块2,3之间的横向连接34(其然而在线路技术上通过图2中的直接连接11示出)，这也就是说，直接连接34经由相应的耦合模块7-10被执行。
以该方式存在在各个被联接在耦合模块7-10处的模块2-4之间的快速且直接的数据传输，其中，在耦合模块与相应的被联接的模块之间的数据传输可时钟适宜地如此来选择，即，不同的时钟频率是可能的。这在根据图1的常规的总线系统的情形中是不可能的。
图3显示了一个相对图2变换的实施例，在其中总线主控器13管理串行总线1，其无须一定构造成封闭的系统。在到串行总线1处的直接接通中的唯一的模块4‘仅被示意性地示出，然而其中根据本发明耦合模块10经由现场总线接口14被接通到串行总线1处，且另一方面模块2,3经由简单的SPI总线12被接通到耦合模块10处。
这样的总线类型(如其在图3中示出的那样)可例如是CAN总线。
图4显示了根据本发明的耦合模块7-10的示意性的内部构造。首先示意性地示出如下，即，经由现场总线接口14从串行总线1的方面实现到耦合模块7-10处的数据接通。
经由信号连接17实现相对被集成在耦合模块中的耦合模块CPU16的数据传输，耦合模块CPU经由自己的数据连接35与相应的SPI控制器28通讯，SPI控制器是耦合模块7-10的部分。
SPI控制器28,29实施相应地经由SPI总线12与被联接在该处的模块2-4的各自的数据传输。
模块2,3,4是各种不同结构形式的，其中，在该实施例中示出如下，即，模块2具有数据存储器30，模块2以其将关联于模块的参数经由SPI总线12通知耦合模块，从而使得模块2的管理可从耦合模块的方面实现。
作为数据存储器30的替代，其它的元件同样可被包含在该模块中；因此例如模块3,4显示合适的接口连接，模块3,4以其与模拟的或数字的外界通讯。
在根据图4的实施例中还示出了如下，即，耦合模块-CPU关联有FPGA模块18。其是现场可编程门阵列，这意味着，经由这样的可编程的控制系统管理在朝向SPI控制器28的方向上在数据连接35上的数据传输。
SPI控制器28同样可以是FPGA模块18的部分。
如下同样被示出，在每个任意的模块中可设置有数据转换器32，其例如构造成模拟数字转换器且可读入例如传感器的模拟信号。
图5显示了相对图4的详细的框图，在其中串行总线仅示意性地示出且对现场总线接口经由相应的数据传输协议工作。
该现场总线接口构造成ETH控制器，且经由到先前所提及的FPGA模块上的逻辑连接工作。
该模块仅以逻辑块形式示出，且布置在输入侧的逻辑块被示意性地示出为数据块19,20,21。这些数据块包含相应的数据，例如数据块19包含关于配置的信息，数据块20包含关于完成的过程的信息且数据块21包含关于FPGA模块18的内容和状态的信息。
FPGA模块18的数据结构仅示意性地示出。其存在操控多个模块23a,24a,25a,26a的总线耦合器控制器22。模块23a-26a是在FPGA模块18中外部接通的模块2,3的逻辑映射。
然而，模块23a-24a不是外部接通的模块2,3的整个映射，而是仅是在根据图5的图示中以附图标记23b,24b标明的过程映射。模块23a相应地是在模块2中存在的逻辑模块23b的逻辑映射，以其将过程数据镜像到FPGA模块中。
同样地适用于其它以字母b标明的模块，其相应地被镜像到带有字母a的FPGA模块中到相应标明的位置中。
以图5中的图示因此描述了FPGA模块的数据结构且该数据结构由数据控制器27来管理。
其相应地是逻辑模块23a,24a,25a,26a，这些逻辑模块执行外部接通的模块2-4到FPGA模块的数据结构上的数据结构映像。
由图5还可得悉如下，即，模拟传感器31可被联接，其信号经由数据转换器32被读入到相应的模块2-4中。
图6显示了多个根据本发明的耦合模块7-10在串行总线1的总线结构中的线路。
此处示出如下，即，CPU总线主控器13管理串行总线1且多个耦合模块7,8,9被接通到其处。每个耦合模块具有现场总线接口14，以其展开与串行总线1的数据传输。
在每个耦合模块7-10中存在多个SPI控制器，其由先前所提及的数据控制器27来管理。每个SPI控制器28经由带有相应地被联接的模块2-4的自己的SPI总线工作。
因此首先可实现如下，即，每个模块2分别经由被联接在其处的SPI总线可展开与耦合模块的数据传输，且因此在各个SPI总线系统12上的时钟频率可以是不同的。
如果耦合模块失效(例如耦合模块7)，总线侧的数据传输尽管如此与其它的耦合模块8,9,10被继续。
如果模块2-4失效，那么这由相应的耦合模块7-10被确定且与其余的模块2-4的数据传输被继续。
同样地以该方式可实现如下，即，以简单的方式更换模块2-4，而不产生在串行总线上的数据传输的中断。
该更换于是可在持续运行中(即插即用地)实现，而无须接入中断程序。
在本发明的一种改进方案中作如下设置，即，在耦合模块CPU中完成用户程序。其可非常快速地反应，因为根据图5用户程序在耦合模块CPU16中和在布置在该处的微控制器中完成，其因此控制FPGA和外部联接的模块的在该处镜像的数据结构。
出于该原因，被联接的模块2-4的快速的信号变化同样可被处理，因为其数据结构被镜像到FPGA中且在该处被处理。
经由较缓慢的串行总线1的数据传输因此是不必要的。
附图标记列表
1 串行总线
2 模块(FPGA-I/O模块)
2’ 总线模块
3 模块
3’ 总线模块
4 模块
4’ 总线模块
5 接口
6 接口
7 耦合模块
8 耦合模块
9 耦合模块
10 耦合模块
11 直接连接
12SPI 总线
13CPU 总线主控器
14 现场总线接口
15 接口
16 耦合模块CPU
17 信号连接
18FPGA 模块
19 数据块
20 数据块
21 数据块
22 总线耦合器控制器
23a,23b 逻辑模块
24a,24b 逻辑模块
25a,25b 逻辑模块
26a,26b 逻辑模块
27 数据控制器
28 SPI控制器
30 数据存储器
31 传感器
32 数据转换器
33 信号驱动器
34 横向连接
35 数据连接

Claims (11)

1.带有数个被连接在其处的总线模块(2’-4’)的串行总线系统，其中，在所述串行总线(1)上的数据传输可通过至少一个CPU总线主控器(13)来管理，其中，被连接在所述串行总线(1)中的总线模块(2’-4’)被相应地划分成被直接连接在所述串行总线(1)处的耦合模块(7-10)和一个或数个仅被连接到所述耦合模块(7-10)处的简单的模块(2-4)。
2.根据权利要求1所述的串行总线系统，其特征在于，被接通在所述串行总线(1)中的耦合模块(7-10)将被接通到其处的(简单的)标准模块(2-4)在逻辑上映射到所述总线(1)上且所述耦合模块(7-10)在与所述CPU总线主控器(13)的连接中实施在所述串行总线(1)中的数据传输。
3.根据权利要求1或2所述的串行总线系统，其特征在于，仅被间接连接到所述串行总线(1)处的模块(2-4)构造成简单的输入和输出模块，其实施至模拟接收器或传感器或类似物的外部数据传输，且其不具有带有自己的CPU的复杂的总线控制逻辑。
4.根据权利要求1至3中任一项所述的串行总线系统，其特征在于，数个简单的模块(2-4)被连接到一个耦合模块(7-10)处且所述耦合模块(7-10)管理在各个被连接在其处的模块(2-4)之间的数据传输。
5.根据权利要求4所述的串行总线系统，其特征在于，在所述简单的模块(2-4)与所述耦合模块(7-10)之间的数据传输可经由SPI总线(12)或其它类似的总线系统来控制。
6.根据权利要求1至5中任一项所述的串行总线系统，其特征在于，被连接到不同耦合模块(7-10)处的模块(2-4)可以不同的时钟频率来运行。
7.根据权利要求1至6中任一项所述的串行总线系统，其特征在于，在所述串行总线(1)失效的情形中所述各个耦合模块(7-10)维持与被连接在其处的模块(2-4)的数据传输。
8.根据权利要求1至7中任一项所述的串行总线系统，其特征在于，由所述耦合模块(7-10)到所述串行总线(1)处的数据连接经由现场总线接口(14)实现。
9.根据权利要求8所述的串行总线系统，其特征在于，所述现场总线接口(14)经由信号连接(17)实施至被集成在所述耦合模块(7-10)中的耦合模块CPU(16)的信号传输，耦合模块CPU经由数据连接(35)与SPI控制器(28)通讯，SPI控制器控制经由所述SPI总线(12)与接通外部的模块(2-4)的数据传输。
10.根据权利要求1至9中任一项所述的串行总线系统，其特征在于，被连接到所述耦合模块(7-10)处的简单的模块(2-4)具有数据存储器(30)，在其中关联于所述模块(2-4)的运行参数、工作参数和状态参数经由所述SPI总线(12)被传递给所述耦合模块(7-10)。
11.根据权利要求1至10中任一项所述的串行总线系统，其特征在于，所述模块(2-4)可在持续运行中被更换，而不由此影响所述整个总线系统的数据传输。
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