CN105807262B

CN105807262B - 一种用于雷达信号处理的时序控制方法

Info

Publication number: CN105807262B
Application number: CN201610164370.8A
Authority: CN
Inventors: 胡敏; 刘志平; 刘帅; 张静; 许剑锋
Original assignee: Aerospace Nanhu Electronic Information Technology Ltd By Share Ltd
Current assignee: Aerospace Nanhu Electronic Information Technology Ltd By Share Ltd
Priority date: 2016-03-22
Filing date: 2016-03-22
Publication date: 2018-04-03
Anticipated expiration: 2036-03-22
Also published as: CN105807262A

Abstract

本发明涉及一种用于雷达信号处理的时序控制方法，属于信号处理技术领域。通过对多个波位数据打包处理，数据在检测处理器、测高处理器以及通讯控制器中的传输过程按照本发明四个时序控制步骤来传输，有效降低了数据传输的拥堵度、复杂度和出错率，提高了数据的传输速率，大大增强了雷达处理数据的能力。处理信号时间短，保证雷达探测指示目标的准确性。方法操作简单，信号处理效果好。解决了现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。

Description

一种用于雷达信号处理的时序控制方法

技术领域

本发明涉及一种用于雷达信号处理的时序控制方法，属于信号处理技术领域。

背景技术

数据处理是雷达信号处理的重要部分，关系到雷达信号传输能否做到低出错率、高传输速率，从而保证雷达探测目标的准确度。以往的数据处理方法一般是根据导前信号来处理，即在导前周期信号内处理一个波位的数据，由于波位数不同，不同波位的脉冲周期存在很大差异，因此，采用在导前周期信号内处理一个波位的数据的处理方法，当雷达切换波位由长周期切换到短周期时，会出现数据丢失现象，不仅信号处理时间长，还易造成雷达信号的处理结果出错，严重影响雷达指示目标的准确性。

发明内容

本发明的目的在于：提供一种可对多个波位的数据打包处理，信号处理时间短，降低数据传输出错率，提高数据传输速率，保证雷达探测指示目标准确性的用于雷达信号处理的时序控制方法；解决现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。

本发明是通过如下的技术方案来实现上述目的的：

一种用于雷达信号处理的时序控制方法，机件包括检测处理器、脉冲压缩器、测高处理器、通讯控制器；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：

步骤一、通过FPGA对多个波位的数据打包；

步骤二、通过检测处理器和脉冲压缩器对接收数据进行杂波抑制和信号检测，获得目标的方位和距离信息，并将目标的方位和距离信息分别发送给通讯控制器和测高处理器；

步骤三、测高处理器根据接收到的检测处理器和脉冲压缩器发来的目标方位和距离数据完成测高处理，得到目标的高度信息，并将目标的高度信息发送给通讯控制器；

步骤四、通讯控制器将目标的方位和距离信息、目标的高度信息进行对齐处理后，发送至终端显示器。

所述的检测处理器由检测单元、时序单元组成；检测单元包括脉压接收模块、检测处理模块；时序单元包括时序控制模块、脉压缓存模块、目标缓存模块。

所述的测高处理器由测高单元、时序单元组成；测高单元包括脉压接收模块、测高处理模块；时序单元包括时序控制模块、数据缓存模块、目标缓存模块。

所述的通讯控制器由对齐单元、时序单元组成；对齐单元和时序单元均包含在FPGA中，时序单元包括时序控制模块、目标缓存模块、输出缓存模块。

本发明与现有技术相比的有益效果在于：

该用于雷达信号处理的时序控制方法，通过对多个波位数据打包处理，降低了数据处理的出错率，数据在检测处理器、测高处理器以及通讯控制器中的传输过程按照本发明四个时序控制步骤来传输，有效降低数据传输的拥堵度和复杂度，提高了数据的传输速率，大大增强了雷达处理数据的能力。处理信号时间短，保证雷达探测指示目标的准确性。方法操作简单，信号处理效果好。解决了现有技术采用在导前周期信号内仅处理一个波位数据的处理方法，当波位由长周期切换到短周期时，会出现数据丢失现象，致使信号处理时间长、处理结果出错，严重影响雷达指示目标准确性的问题。

附图说明

图1 为一种用于雷达信号处理的时序控制方法的雷达数据传输波形图；

图2为一种用于雷达信号处理的时序控制方法的雷达数据处理过程流程图；

图3为检测处理器处理过程的工作原理示意图；

图4为测高处理器处理过程的工作原理示意图；

图5为通讯控制器处理过程的工作原理示意图。

图中：1、检测单元，101、脉压接收模块，102、检测处理模块；

2、时序单元，201、时序控制模块，202、脉压缓存模块，203、目标缓存模块；

3、测高单元，301、时序控制模块，302、脉压接收模块，303、测高处理模块；

4、时序单元，401、时序控制模块，402、数据缓存模块，403、目标缓存模块；

5、对齐单元（数据对齐由FPGA完成）;

6、时序单元，601、时序控制模块，602、目标缓存模块，603、输出缓存模块。

具体实施方式

下面结合附图对本发明的实施方式作进一步详细说明：

步骤一、通过FPGA对多个波位的数据打包；

所述的检测处理器由检测单元1、时序单元2组成；检测单元1包括脉压接收模块101、检测处理模块102；时序单元2包括时序控制模块201、脉压缓存模块202、目标缓存模块203。

所述的测高处理器由测高单元3、时序单元4组成；测高单元3包括脉压接收模块301、测高处理模块302；时序单元4包括时序控制模块401、数据缓存模块402、目标缓存模块403。

所述的通讯控制器由对齐单元5、时序单元6组成；对齐单元5和时序单元6均包含在FPGA中，时序单元6包括时序控制模块601、目标缓存模块602、输出缓存模块603。（参见图1～5）

以下是一种用于雷达信号处理的时序控制方法的具体实施例:

一、（参见图1）波位数据传输波形如下：

由于每个波位的回波数据脉冲周期不同，为避免波位切换时的影响，采用将所有波位数据打包处理的方法，根据数据包起始波形来处理数据。

二、（参见图2）雷达信号处理数据传输过程如下：

检测处理器接收到脉压数据后，经过时序控制处理后，获得目标的方位和距离信息；同时将时序控制数据（目标的方位和距离信息）发送给测高处理器和通讯控制器。测高处理器接收到检测数据和脉压数据后，时序控制数据处理，获得目标的高度信息，并时序控制数据（目标的高度信息）发送给通讯控制器。通讯控制器接收到目标的方位、距离和高度信息后，时序控制数据处理，并时序控制数据从通讯控制器发送出去。

具体实施例：

第一步：（参见图3 ）

检测处理器由检测单元（DSP）1和时序单元（FPGA）2组成，检测单元（DSP）1包含A路和B路两部分：A路和B路的收数子模块组成脉压接收模块101，A路和B路的计算子模块和发送子模块组成检测处理模块102。时序单元（FPGA）2包括时序控制模块201，脉压缓存模块202，目标缓存模块203。脉压缓存模块202由发送子模块和接收子模块组成。目标缓存模块203包含S1路和S2路两部分， S1路和S2路均由收数子模块和发数子模块组成。检测处理过程如下：

步骤I：当数据包到来时，检测处理器的时序单元（FPGA）2的脉压缓存模块202接收到数据包，由时序控制模块201根据包头控制信息解码后，通过脉压缓存模块202将解码后的数据包发送给脉压接收模块203的A路或B路；当A路的脉压接收模块203接收数据时，B路的检测处理模块102处理数据，即B路计算和发送数据；当B路的脉压接收模块203接收数据时，A路的检测处理模块102处理数据，即A路计算和发送数据。A路与B路由时序单元（FPGA）2的时序控制模块201控制，FPGA根据数据包头信息控制A路和B路乒乓式处理数据。

步骤II：当A路接收第m-1个数据包时，B路正在处理第m个数据包的第N周期数据，发送第N-1周期数据；FPGA的目标缓存模块203的S1路接收第N-1周期数据，S2路发送第N-2周期数据至通讯控制器和测高处理器。根据信号处理的协议，发往测高处理器的数据是从发往通讯控制器的数据中抽取的固定几帧。

检测处理器时序控制数据处理原理如下：

在DSP检测处理模块102的B路中，发数子模块存储DSP中指令计数寄存器的指令周期数；根据指令处理速率600Mb /s可得到计算子模块处理第N周期数据的时间，根据发数子模块发送数据的速率37.5Mb /s可得出发送N-1周期数据的时间。在检测处理器FPGA的目标缓存模块203中，根据目标缓存模块203的发数子模块发送数据的速率6Mb/s可得出发送第N-2周期数据的时间。

因此可得B路的计算单元第N周期处理完成时间为t0ms；B路的发数单元发送N-1周期数据的时间为t1ms；S2路发数单元第N-2周期数据的发送时间为t2ms。

根据时序控制数据处理原理，不同情况时步骤II的执行情况有以下不同：

1）当B路完成数据处理时，若B路完成数据处理的最大处理时间大于S2路的发数，即，则此时S2路发数已完成，则B路开始计算第N+1周期，发送第N周期至S2路，S1路开始向通讯控制器发送第N-1周期；

2）当B路完成数据处理时，若B路完成数据处理的最大处理时间小于或等于S2路的发数，即，则此时S2路发数未完成，则B路需等待|T2|ms后，再开始计算第N+1周期，发送第N周期至S2路，S1路开始向通讯控制器发送第N-1周期。

步骤III：重复步骤II，直至B路中数据包m发送完。

步骤IV：A路的检测处理模块102处理接收到的第m-1 个数据包，B路的脉压接收模块接收第m+1个数据包。A路处理数据的过程如步骤II。

步骤V：重复上述步骤I～IV，直至所有数据全部发送给测高处理器和通讯控制器。

第二步：（参见图4）

测高处理器由测高单元（DSP）3和时序单元（FPGA）4组成；测高单元（DSP）3包含A路和B路两部分。A路和B路的收数子模块组成数据接收模块301，A路和B路的计算子模块和发送子模块组成测高处理模块302。时序单元（FPGA）4包含时序控制模块401，数据缓存模块402，目标缓存模块403。数据缓存模块402包含发送子模块和接收子模块。目标缓存模块403包括S1路和S2路两部分， S1路和S2路均由收数子模块和发数子模块组成。

时序控制模块401具有数据帧的输入计数、输出计数和总帧数计算功能。测高处理过程如下：

步骤I：第一帧数据到来时，判断数据帧的输入计数为0，测高处理器的时序单元（FPGA）4的数据缓存模块402接收到检测处理器的检测数据和脉冲压缩器的脉压数据，由时序控制模块401根据包头控制信息解码，通过数据缓存模块402直接将解码后的数据包发送给DSP的A路或B路。当A路的数据接收模块301接收脉压数据时，B路的测高处理模块302处理数据，即B路计算和发送测高数据；当B路的脉压接收模块301接收脉压数据时，A路的检测处理模块102处理数据，即A路计算和发送测高数据。A路与B路由FPGA的时序控制模块401控制，FPGA根据数据的包头信息控制A路和B路乒乓式处理脉压数据。

FPGA的时序控制模块401根据检测数据的包头信息，将检测数据的总帧数存储在时序控制模块401的总帧数子模块中，将输入的数据帧数存储在时序控制模块401的输入计数子模块中。总帧数子模块用于确认无多余输入，保护数据不受干扰。

步骤II：当B路接收数据包n+1时，A路处理数据包n，A路实时接收检测数据，A路的计算子模块根据脉压数据和实时接收到的检测数据计算出测高数据后，由A路的发数子模块将测高数据发送给FPGA的目标缓存模块403的收数子模块S1或S2，然后FPGA的目标缓存模块403的发数子模块将测高数据发送到通讯控制器，并由FPGA的输出计数子模块计算出发送的数据帧数。S1与S2的工作方式参考第一步的步骤II。

步骤III：若时序控制模块401中存储的总帧数子模块的计数为c，输入计数子模块的计数为a，输出计数子模块的计数为b，当FPGA的目标缓存模块403的发数子模块将测高数据发送到通讯控制器时，比较a，b，c的大小如下：

1）当c>a>b时，说明FPGA的数据缓存模块402仍在接收检测数据，A路继续执行步骤II中A路的数据处理过程；

2）当c=a>b时，说明检测数据已接收完，FPGA的数据缓存模块402不再接收检测数据，且A路继续执行步骤2中A路的数据处理过程；

3）当c=a=b时，说明检测数据已接收完，A路中的测高数据已全部发送到通讯控制器，FPGA的时序控制模块401的总帧数子模块、输入计数子模块和输出计数子模块清零。

a>b是由于DSP的A路处理测高数据的速率小于FPGA的数据缓存模块402接收检测数据的速率。未发送的检测数据存储在数据缓存模块402中。

步骤IV：A路将数据包n的测高数据发送完后，B路处理数据包n+1，A路接收数据包n+2。B路处理数据的方法如步骤II和步骤III中A路的数据处理过程。

步骤V：重复上述步骤I～IV，直至所有测高数据全部发送给通讯控制器。

第三步：（参见附图5）

通讯控制器包括对齐单元5和时序单元6，且对齐单元5和时序单元6均包含在FPGA中。时序单元6包含时序控制模块601、目标缓存模块602和输出缓存模块603。目标缓存模块602包含发送子模块和接收子模块。输出缓存模块603包含S1路和S2路两部分， S1路和S2路均由收数子模块和发数子模块组成。通讯控制过程如下：

步骤I，通讯控制器的时序单元6的目标缓存模块602接收到来自检测处理器和测高处理器的目标方位和距离信息、高度信息后，由时序控制模块601根据包头控制信息解码，并控制目标缓存模块602将解码后的数据包发送给对齐单元5。FPGA中的对齐单元5对目标的方位和距离信息、目标的高度信息完成对齐处理；

步骤II，对齐单元5完成数据对齐后，时序控制模块601控制数据并行发送给输出缓存模块603的收数子模块S1或S2，数据发送方式为乒乓式数据传输的方式。输出缓存模块603的发数子模块将数据发送给终端显示器。输出缓存模块603的收数子模块S1与S2的工作方式参考第一步的步骤II。

该用于雷达信号处理的时序控制方法，实现对多个波位数据打包，相较于单个波位切换式处理数据降低了数据处理的出错率。数据在检测处理器、测高处理器以及通讯控制器中的传输过程根据本发明时序控制方法来传输，提高了数据传输速率，降低了数据传输的拥堵现象和复杂度，提高了雷达的数据处理能力，在实际应用中取得了很好的效果。

以上所述只是本发明的较佳实施例而已，上述举例说明不对本发明的实质内容作任何形式上的限制，所属技术领域的普通技术人员在阅读了本说明书后依据本发明的技术实质对以上具体实施方式所作的任何简单修改或变形，以及可能利用上述揭示的技术内容加以变更或修饰为等同变化的等效实施例，均仍属于本发明技术方案的范围内，而不背离本发明的实质和范围。

Claims

1.一种用于雷达信号处理的时序控制方法，机件包括检测处理器、测高处理器、通讯控制器、脉冲压缩器；检测处理器由检测单元（1）、时序单元（2）组成；检测单元（1）包括脉压接收模块（101）、检测处理模块（102）；时序单元（2）包括时序控制模块（201）、脉压缓存模块（202）、目标缓存模块（203）;测高处理器由测高单元（3）、时序单元（4）组成；测高单元（3）包括脉压接收模块（301）、测高处理模块（302）；时序单元（4）包括时序控制模块（401）、数据缓存模块（402）、目标缓存模块（403）; 通讯控制器由对齐单元（5）、时序单元（6）组成；对齐单元和时序单元均包含在FPGA中，时序单元（6）包括时序控制模块（601）、目标缓存模块（602）、输出缓存模块（603）；其特征在于：该用于雷达信号处理的时序控制方法是通过如下步骤实现的：

步骤一、通过FPGA对多个波位的数据打包；由DSP中数据处理模块的A路或B路接收并计算上一个处理单元发送的数据，由缓存模块S1或缓存模块S2接收并发送数据给下一个处理单元；A路和B路、模块S1和模块S2乒乓式处理数据；

当A路或B路接收第M+1个数据包时，由B路或A路计算第M个数据包第N个周期的数据并发送第N-1个周期的数据给缓存模块S2或S1；当缓存模块S1或S2接收第N-1个周期的数据时，由缓存模块S2或S1发送第N-2个周期的数据给下一个处理单元；

步骤二、当B路或A路处理完第N个周期的数据时，DSP会自动记录处理所需要的时间t0ms；当计算B路或A路发送完第N-1个周期的数据给缓存模块S2或S1时，DSP会自动记录发送所需要的时间t1 ms；当缓存模块S2或S1发送完第N-2个周期的数据给下一个处理单元时，DSP会自动记录发送所需要的时间t2 ms；通过检测处理器和脉冲压缩器对接收数据进行杂波抑制和信号检测，获得目标的方位和距离信息，并将目标的方位和距离信息分别发送给通讯控制器和测高处理器；

步骤三、通过对比时间t0 ms、t1 ms、t2 ms的关系，控制各模块间数据的传输：

若T1=max(t0,t1)-t2>0，表示在B路处理完第N个周期的数据并发送完第N-1个周期的数据给模块S2时，模块S1已经发送完第N-2个周期的数据；则B路开始处理第N+1个周期的数据并发送第N个周期的数据给模块S1，模块S2开始发送第N-1个周期的数据给下一个处理单元；

若T2=max(t0,t1)-t2≤0，表示在B路处理完第N个周期的数据并发送完第N-1个周期的数据给模块S2时，模块S1发送第N-2个周期的数据未完成；则B路需等待|T2| ms后，再开始处理第N+1个周期的数据并发送第N个周期的数据至模块S1，同时模块S2开始向下一个处理单元发送第N-1个周期的数据；测高处理器根据接收到的检测处理器和脉冲压缩器发来的目标方位和距离数据完成测高处理，得到目标的高度信息，并将目标的高度信息发送给通讯控制器；

步骤四、重复以上过程，直到所有单元数据处理完成；通讯控制器将目标的方位和距离信息、目标的高度信息进行对齐处理后，发送至终端显示器。