CN105787148A - 设计集成电路的方法 - Google Patents
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Abstract
本发明实施例提供了一种设计集成电路的方法。具体包括：提供物理版图组，包括：对应具有第一功能的第一祼芯片的第一版图；以及对应插入层的第二版图，所述插入层用于所述第一祼芯片连接于所述插入层之上；根据所述第一功能，从所述物理版图组划分出第一物理版图分区；根据所述第一物理版图分区，执行第一自动布局和布线处理，以得到第一层次化版图；以及对所述第一层次化版图执行第一验证。本发明实施例，通过根据功能来划分版图(或网表)，可将具有插入层的祼芯片的版图模块化，如此，可以并行地验证每个堆叠的集成电路版图模块；并且可以处理复杂的层次化设计，如此，可以达成更短设计周期和更优设计质量的目标。
Description
技术领域
本发明涉及一种IC(IntegratedCircuits，集成电路)的物理设计，尤其涉及一种2.5D(2.5-Dimensional，2.5维)和/或3D(3-Dimensional，三维)IC的物理设计。
背景技术
2.5D集成电路(2.5DIC)是一种封装，该封装具有通过导电凸块堆叠于插入层上的有源电子元件(如祼芯片或芯片)。3D集成电路(3DIC)是一种封装，该封装具有通过使用多个TSV(through-siliconvias，硅通孔)而垂直堆叠的多个有源电子元件，该垂直堆叠的多个有源电子元件形成单个集成电路。然后，封装堆叠的祼芯片，如此以提供至3DIC的I/O(输入/输出)连接。
2.5DIC和/或3DIC可以提供多功能的、最大裕量(hightest-margin)、最大容量设计以及更快速度的解决方案。但是，2.5DIC和/或3DIC也面临着挑战，这些挑战包括：每个有源电子元件的复杂设计。另外，堆叠的有源电子元件的集成或有源电子元件和插入层的集成产生设计挑战。传统的解决方案分别实现有源电子元件(如祼芯片、芯片)、插入层和TSV。然后，组装插入层、组合的有源电子元件和TSV，以做物理验证。但是，在插入层中，大量的数字、模拟和DDR(DoubleDataRate，双倍速率)连接使得插入层的布线不能够以自动芯片级布线或手动基底布线完成。在最终的2.5DIC和/或3DIC设计中可能出现不匹配，特别是在有源电子元件和插入层之间的物理连接和电子连接中。
如此，期望2.5DIC和/或3DIC的创新的物理设计。
发明内容
有鉴于此，本发明提供了一种设计集成电路的方法，可以处理复杂的层次化设计，以缩短设计周期并提高设计质量。
本发明提供了一种设计集成电路的方法，包括：
提供物理版图组，包括：对应具有第一功能的第一祼芯片的第一版图；以及对应插入层的第二版图，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据所述第一功能，从所述物理版图组划分出第一物理版图分区；
根据所述第一物理版图分区，执行第一自动布局和布线处理，以得到第一层次化版图；以及
对所述第一层次化版图执行第一验证。
其中，所述物理版图组还包括：对应具有第二功能的第二祼芯片的第三版图；所述插入层用于位于所述第一祼芯片旁边的所述第二祼芯片连接在所述插入层之上；其中所述插入层具有所述第一功能和所述第二功能。
其中，进一步包括：
根据所述第二功能，从所述物理版图组划分出第二物理版图分区。
其中，进一步包括：
根据所述第二物理版图分区，执行第二自动布局和布线处理，以得到第二层次化版图。
其中，进一步包括：
对所述第二层次化版图执行第二验证；
合并所述第一层次化版图和所述第二层次化版图，以得到堆叠式集成电路的单个物理版图，所述堆叠式集成电路包括：所述第一祼芯片、所述第二祼芯片和所述插入层；以及
对所述单个物理版图执行第三验证。
其中，所述第一祼芯片包括：片上系统祼芯片，所述第二祼芯片包括：存储器祼芯片。
其中，所述物理版图组包括：第四版图，对应具有所述第一功能的子功能的所述第二祼芯片，并且所述第四版图对应所述第一版图。
其中，所述物理版图组包括：第五版图，用于第三祼芯片；所述第三祼芯片堆叠于具有所述第二功能的所述第二祼芯片之上。
其中，所述第二版图包括：穿过所述插入层的硅通孔的布局设计。
其中，所述第一版图包括：所述第一祼芯片的凸块结构的布局设计，其中所述第一祼芯片通过所述凸块结构连接至所述插入层。
其中，所述第一物理版图分区包括：所述第二版图的部分以及所述第一版图。
其中，所述第二物理版图分区包括：所述第二版图的部分以及所述第三版图。
其中，所述第一物理版图分区包括：所述第二版图的部分、所述第一版图以及所述第四版图。
其中，所述第二物理版图分区包括：所述第二版图的部分、所述第三版图以及所述第五版图。
其中，执行所述第一、第二和第三验证包括：执行设计规则检查和/或布局对原理图一致性检查。
本发明提供了一种设计集成电路的方法，其特征在于，包括：
得到对应第一祼芯片的第一网表；
得到对应插入层的第二网表，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据第一功能，从所述第一网表划分出第三网表；
根据所述第一功能，从所述第二网表划分出第四网表；
根据所述第三网表和所述第四网表，执行第一自动布局和布线处理，以得到第一层次化网表；以及
验证所述第一层次化网表。
其中，进一步包括：
根据不同于所述第一功能的第二功能，从所述第一网表划分出第五网表；
根据所述第二功能，从所述第二网表划分出第六网表；
根据所述第五网表和所述第六网表，执行第二自动布局和布线处理，以得到第二层次化网表；
验证所述第二层次化网表；
合并所述第一层次化网表和所述第二层次化网表，以得到第一合并的层次化网表；
验证所述第一合并的层次化网表。
其中，进一步包括：
得到对应第二祼芯片的第七网表；
根据不同于所述第一功能的第二功能，从所述第七网表划分出第八网表；
根据所述第二功能，从所述第二网表划分出第九网表；
根据所述第八网表和所述第九网表，执行第三自动布局和布线处理，以得到第三层次化网表；
验证所述第三层次化网表；
合并所述第一层次化网表和所述第三层次化网表，以得到第二合并的层次化网表；以及
验证所述第二合并的层次化网表。
其中，所述第一祼芯片包括：片上系统祼芯片，所述第一网表包括：用于所述片上系统祼芯片的凸块结构的布局设计，所述凸块结构用于连接所述片上系统祼芯片和所述插入层。
其中，所述第一网表对应器件特征、隔离特征、互连结构、重分布图案、防焊层或形成于所述第一祼芯片的半导体基底上的导电凸块。
其中，所述第二网表对应用于穿过所述插入层的硅通孔的布局设计。
其中，验证所述第一合并的层次化网表包括：执行设计规则检查和/或布局对原理图一致性检查。
其中，所述第一合并的层次化网表对应包含所述第一祼芯片和所述插入层的第一堆叠式集成电路。
其中，所述第二祼芯片包括：存储器祼芯片，所述第二合并的层次化网表对应包含所述第一祼芯片、所述第二祼芯片和所述插入层的第二堆叠式集成电路。
本发明提供了一种设计集成电路的方法，包括：
得到对应具有第一功能和第二功能的第一祼芯片的第一网表；
得到对应插入层的第二网表，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据所述第一功能，划分所述第一网表和所述第二网表，以得到第三网表；
根据所述第二功能，划分所述第一网表和所述第二网表，以得到第四网表；
根据所述第三网表，执行第一自动布局和布线处理，以得到第一层次化网表；
根据所述第四网表，执行第二自动布局和布线处理，以得到第二层次化网表；
合并所述第一层次化网表和所述第二层次化网表，以得到合并的层次化网表；以及
验证所述合并的层次化网表。
其中，进一步包括：
得到对应具有所述第一功能和所述第二功能的第二祼芯片的第五网表；
其中，所述根据所述第一功能，划分所述第一网表和所述第二网表，以得到第三网表，包括：根据所述第一功能，划分所述第一网表、第二网以及第五网表，以得到所述第三网表；以及
其中，所述根据所述第二功能，划分所述第一网表和所述第二网表，以得到第四网表，包括：根据所述第二功能，划分所述第一网表、第二网表以及第五网表，以得到所述第四网表。
其中，所述第一祼芯片为片上系统祼芯片，所述第一网表包括：用于所述片上系统祼芯片的凸块结构的布局设计，所述凸块结构用于连接所述片上系统祼芯片和所述插入层。
其中，所述第一网表对应器件特征、隔离特征、互连结构、重分布图案、防焊层或形成于所述第一祼芯片的半导体基底上的导电凸块。
其中，所述第二网表对应用于穿过所述插入层的硅通孔的布局设计。
其中，验证所述合并的层次化网表包括：执行设计规则检查和/或布局对原理图一致性检查。
其中，所述合并的层次化网表对应具有所述第一功能和所述第二功能的第一堆叠式集成电路，所述第一堆叠式集成电路包括：所述第一祼芯片和所述插入层。
其中，所述第二祼芯片为存储器祼芯片，所述合并的层次化网表对应包含所述第一祼芯片、所述第二祼芯片和所述插入层的第二堆叠式集成电路。
本发明实施例的有益效果是：
本发明实施例，通过根据功能来划分版图(或网表)，可将具有插入层的祼芯片的版图模块化，如此，可以并行地验证每个堆叠的集成电路版图模块；并且可以处理复杂的层次化设计，如此，可以达成更短设计周期和更优设计质量的目标。
附图说明
图1是根据本公开的一些实施例的堆叠式集成电路的横截面示意图；
图2A和图2B是根据本公开的一些实施例的图1示出的具有第一功能的2.5D堆叠式集成电路模块的放大示意图；
图2C和图2D是根据本公开的一些实施例的图1示出的具有第二功能的3D堆叠式集成电路模块的放大示意图；
图3～5是根据本公开的一些实施例的设计集成电路的方法的流程示意图；以及
图6是根据图3～5的一些实施例的用于说明设计集成电路的方法的简图。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
本发明将通过参考特定实施例以及参考确定的附图进行描述，但是本发明不限制于该特定实施例和附图，并且本发明仅由权利要求书的内容进行限定。描述的附图仅是原理图而非限制。在附图中，出于说明目的以及非按比例绘制，夸大了一些元件的尺寸。附图中的尺寸和相对尺寸并不对应本发明实践中的真实尺寸。
实施例提供了用于堆叠式集成电路的模块化堆叠式物理设计框架。该堆叠式集成电路可以包括：含至少一颗祼芯片(安装于插入层上)的2.5D和/或3D集成电路。根据设计功能，模块设计可以切断以包括插入层的部分以及相应的TSV，从而形成独立地实现的2.5D/3D版图模块。
图1是根据本公开的一些实施例的堆叠式集成电路500的横截面示意图。该堆叠式集成电路500包括：插入层200和第一祼芯片300。在一些实施例中，第一祼芯片300包括：诸如SoC(systemonchip，片上系统)祼芯片等的单颗祼芯片。插入层200用于第一祼芯片300通过使用倒装芯片(flip-chip)技术或者TSV技术安装于该插入层200之上。该堆叠式集成电路500进一步包括：第二祼芯片400，设置在插入层200之上并且位于第一祼芯片300的旁边。在一些实施例中，第二祼芯片400包括：诸如SRAM(StaticRandomAccessMemory，静态随机存取存储器)祼芯片等的存储器祼芯片。第二祼芯片400可以包括：3D集成电路祼芯片。第二祼芯片400可以包括：垂直堆叠的多颗祼芯片，例如堆叠的祼芯片400a、400b和400c。祼芯片400a垂直地堆叠在祼芯片400b之上，祼芯片400b垂直地堆叠在祼芯片400c之上。祼芯片400a、400b和400c可以使用倒装芯片技术或TSV技术独立地设置。
如图1所示，堆叠式集成电路500可以包括：具有不同功能的2.5D堆叠式集成电路模块350(包括图2A中所示的2.5D堆叠式集成电路模块350a和图2B中所示的2.5D堆叠式集成电路模块350b)和3D堆叠式集成电路模块450(包括图2C所示的3D堆叠式集成电路模块450a和图2D所示的3D堆叠式集成电路模块450b)。在一些实施例中，2.5D堆叠式集成电路模块350可以由第一祼芯片的一部分和插入层200的相应部分组成，其中，该第一祼芯片的该部分和该插入层200的该相应部分均具有第一功能，例如数字功能、模拟功能、混合信号功能或RF(radio-frequency，射频)功能。该3D堆叠式集成电路模块450可以由第二祼芯片400的一部分和插入层200的相应部分组成，其中该第二祼芯片400的该部分和该插入层200的该对应部分均具有不同于第一功能的第二功能。第二功能可以包括：存储器功能。
图2A是根据本公开的一些实施例的图1所示的具有第一功能的2.5D堆叠式集成电路模块350a的放大示意图。如图2A所示，2.5D堆叠式集成电路模块350a可以包括：具有相同功能的第一祼芯片300的一部分以及插入层200的相应部分。在本实施例中，第一祼芯片300使用倒装芯片技术设置于插入层200之上。该第一祼芯片300通过重分布图案324上的导电凸块304耦接至插入层200的相应部分。第一祼芯片300包括：半导体基底302。至少一个集成电路器件320形成在该半导体基底302的有源区301之上。该集成电路器件320可以包括：有源器件和无源器件，例如：晶体管、二极管、双极结型二极管(BipolarJunctionTransistor，BJT)、电阻器、电容器、电感器或者它们的组合。如图2A所示，集成电路器件320可以通过在半导体基底302中形成的隔离结构305(例如浅沟槽隔离(STI)结构)与其他器件(未示出)隔离。另外，由隔离结构305确定有源区301。互连结构322形成于半导体基底302之上，并且位于电介质层层压结构308中。在一些实施例中，互连结构322可以电性连接至集成电路器件320。在一些实施例中，互连结构322可以由触点(contact)、通孔和金属层图案构建，并且该金属层图案垂直地设置在不同层级中的触点和通孔之间或者通孔和通孔之间。金属层图案的数量由集成电路器件320的设计确定，并且本发明的范围不受金属层图案的数量限制。重分布图案324形成在电介质层层压结构308之上，并且连接至互连结构322中远离半导体基底302的端部。另外，形成覆盖电介质层层压结构308的防焊层332。形成穿过防焊层332以连接至重分布图案324的导电凸块304。
如图2A中所示，2.5D堆叠式集成电路模块350a的插入层200的相应部分可以包括：由层压的双马来酰亚胺三嗪(bismaleimidetriazine，BT)形成的树脂基核心基板(resin-basedcoresubstrate)201。互连结构206a形成于树脂基核心基板201中的靠近第一祼芯片300的表面上。互连结构206a可以形成于电介质层层压结构203中。形成多个垂直地穿过树脂基核心基板201的TSV202a。导电凸块204a形成于树脂基核心基板201的远离第一祼芯片300的另一表面上。每个TSV202a具有两个端部，分别连接至相应的互连结构206a和相应的导电凸块204a。在一些实施例中，每个互连结构206a可以具有两个端部，分别连接至第一祼芯片300的相应导电凸块304和相应的TSV202a。
图2B是根据本公开的一些实施例的图1所示的具有第一功能的2.5D堆叠式集成电路模块350b的放大示意图。出于简洁，不再重复描述下述实施例中类似于先前通过参考图1和2A已描述的元件。2.5D堆叠式集成电路模块350a和350b之间的一个不同在于：2.5D堆叠式集成电路模块350b的第一祼芯片300使用TSV技术设置于插入层200之上。在这个实施例中，第一祼芯片300通过TSV326和相应的导电凸块304耦接至插入层200的相应部分。形成的TSV326穿过半导体基底302。
图2C是根据本公开的一些实施例的图1所示的具有第二功能的3D堆叠式集成电路模块450a的放大示意图。出于简洁，不再重复描述下述实施例中类似于先前通过参考图1、2A和2B已描述过的元件。如图2C所示，3D堆叠式集成电路模块450a可以包括：具有相同功能的第二祼芯片400的一部分以及插入层200的另一相应部分。第二祼芯片400通过导电凸块404c耦接至插入层200的相应部分。第二祼芯片400为3D集成电路，例如为存储器祼芯片。第二祼芯片400可以包括：祼芯片400a、400b和400c。祼芯片400a垂直地堆叠于祼芯片400b之上，祼芯片400b使用倒装芯片技术和TSV技术垂直地堆叠于祼芯片400c之上。类似地，祼芯片400a/400b/400c包括：含有由隔离结构405a/405b/405c确定的有源区401a/401b/401c的半导体基底402a/402b/402c。至少一个集成电路器件420a/420b/420c形成于半导体基底402a/402b/402c之上，并且位于电介质层层压结构408a/408b/408c中。重分布图案424a/424b/424c形成于电介质层层压结构408a/408b/408c之上，并且连接至互连结构422a/422b/422c中远离半导体基底402a/402b/402c的端部。形成的防焊层432a/432b/432c覆盖电介质层层压结构408a/408b/408c。形成的导电凸块404a/404b/404c穿过防焊层432a/432b/432c，并连接至重分布图案424a/424b/424c。形成的TSV426/428穿过祼芯片400b/400c的半导体基底402b/402c。
在这个实施例中，祼芯片400a通过导电凸块404a和相应的TSV426耦接至祼芯片400b，其中，导电凸块404a位于祼芯片400a的重分布图案424a之上。祼芯片400b通过导电凸块404b和相应的TSV428耦接至祼芯片400c，其中导电凸块404b位于祼芯片400b的重分布图案424b之上。祼芯片400c通过重分布图案424c上的导电凸块404c耦接至3D堆叠式集成电路450a的插入层200的相应部分。
如图2C所示，3D堆叠式集成电路450a的插入层200的相应部分可以包括：互连结构206b，形成于树脂基核心基板201的靠近第二祼芯片400的表面之上。该互连结构206b可以形成于电介质层层压结构203中。成形的TSV202b垂直地穿过树脂基核心基板201。导电凸块204b形成于树脂基核心基板201的远离第一祼芯片300的另一表面之上。每个TSV202b具有两个端部，分别连接至对应的互连结构206b和相应的导电凸块204b。在一些实施例中，每个互连结构206b可以具有两个端部，分别连接至第二祼芯片400中的祼芯片400c的相应导电凸块404c和相应的TSV202b。需要注意的是，第一祼芯片300、第二祼芯片400和插入层200仅是典型示例，而不意味着任何方式的限制，额外的元件/层也可以存在和/或忽略。
图2D是根据本公开的一些实施例的图1所示的具有第二功能的3D堆叠式集成电路模块450b的放大示意图。出于简洁，不再重复描述下述实施例中类似于先前通过参考图1、2A～2C已描述的元件。3D堆叠式集成电路模块450a和450b的一个不同在于：3D堆叠式集成电路模块450b的祼芯片400a～400c使用TSV技术设置在插入层200之上。在这个实施例中，祼芯片400a通过TSV416、祼芯片400a的导电凸块404a以及祼芯片400b的相应重分布图案424b耦接至祼芯片400b。祼芯片400b通过TSV426、祼芯片400b的相应导电凸块404b和祼芯片400c的相应重分布图案424c耦接至祼芯片400c。另外，祼芯片400c通过祼芯片400c的TSV428耦接至3D堆叠式集成电路模块450b的插入层200的相应部分。成形的TSV416穿过半导体基底402a。成形的防焊层432a/432b/432c覆盖电介层层层压结构408a/408b/408c以及半导体基底402a/402b/402c的底部表面。
在一些实施例中，第一祼芯片300和第二祼芯片400中每一颗可以由多个网表(netlist)表示。使用工具(例如CAD(Computer-AidedDesign，计算机辅助设计)工具)可以将该网表转换为相应的物理版图(也称“版图”)。版图可以包括：器件特征(例如包括门和掺杂区的晶体管)的定义和布局、隔离特征、互连结构(包括：金属层图案、通孔和触点)、重分布图案、防焊层、导电凸块和/或将形成于图1、2A和2B所示的第一祼芯片300和第二祼芯片400的半导体基底之上的其它物理元件。第一祼芯片300和第二祼芯片400的版图可以包括：多个层，对应“物理层”中的每一个；该多个层可以在半导体基底上制造以产生集成电路。版图的典型格式是GDSII文件，但是其他格式也是可以的。
类似地，插入层200可以由多个网表表示。由网表转换来的版图可以包括：互连结构的定义和布局、以及图1、2A和2B所示的插入层200的TSV和导电凸块。
图3～5是根据本公开的一些实施例的设计集成电路的方法300、400和500的流程示图。可以使用计算机来实现和执行该方法300、400和500以及图解为显示屏上的物理版图。图6是根据图3～5的一些实施例的用于说明集成电路的设计方法300、400和500的简图。可以使用计算机执行图6以及将图6图解为显示屏上的物理版图。在一些实施例中，集成电路包括：堆叠式集成电路500，例如图1中所示的2.5D/3D集成电路。
如图3所示，方法300在步骤S302处开始，在步骤S302中，提供了物理版图组。如图6所示，物理版图组可以包括：第一版图子组300L和第三版图子组200L。第一版图子组300L对应第一祼芯片300的版图，以及第三版图子组200L对应图1所示的插入层200的版图。在一些实施例中，第一版图子组300L可以包括：多个版图，例如版图300L-1st、300L-2nd、300L-3rd、…、300L-Nth，其中N为任何正数。第三版图子组200L可以包括多个版图，例如版图200L-1st、200L-2nd、200L-3rd、…、200L-Lth，其中L为任何正数。如前所述，版图300L-1st～300L-Nth包括：器件特征(例如：包括门和掺杂区的晶体管)的定义和布局、隔离特征、互连结构(包括：金属层图案、通孔和触点)、重分布图案、防焊层、导电凸块和/或对应图1所示的第一祼芯片300的其它物理元件。另外，版图200L-1st～200L-Lth包括：互连结构的定义和布局、TSV和插入层200的导电凸块，其中插入层200用于提供第一祼芯片300安装于该插入层200之上，如图1所示。需要注意的是，在相同阶段中设计对应第一祼芯片300的版图的第一版图子组300L和对应插入层的版图的第三版图子组200L。
在图6所示的一些其它实施例中，物理版图组可以进一步包括：第二版图子组400L。第二版图子组400L对应图1所示的第二祼芯片400的版图。第二版图子组400L可以包括：多个版图，例如版图400L-1st、400L-2nd、400L-3rd、…、200L-Mth，其中M为任何正数。版图400L-1st～400L-Mth可以包括：器件特征(例如：包括门和掺杂区的晶体管)的定义和布局、隔离特征、互连结构(包括：金属层图案、通孔和触点)、重分布图案、防焊层、导电凸块和/或对应图1所示的第二祼芯片400的其它物理元件。另外，版图200L-1st～200L-Lth包括：互连结构的定义和布局、TSV和插入层200的导电凸块，其中插入层200用于提供第二祼芯片400安装于该插入层200上，如图1所示。需要注意的是，协同设计(co-planed)对应第二祼芯片400的版图的第二版图子组400L和对应插入层200的版图的第三版图子组200L。
如图6所示，在一些实施例中，第一版图子组300L可以包括：SoC祼芯片的版图。第一版图子组300L具有在每个版图300L-1st～300L-Nth中设计的多个功能。例如，第一版图子组300L至少具有功能A和功能B。功能A和功能B可以分别在每个版图300L-1st～300L-Nth中设计。例如，第一版图子组300L的版图300L-1st～300L-Nth分别设计为含有对应功能A的区域1A-1～1A-N以及对应功能B的区域1B-1～1B-N。另外，对应插入层200的版图的第三版图子组200L具有对应第一版图子组300L的多个功能。功能设计于每个版图200L-1st～200L-Lth中。例如，分别设计第三版图子组200L中的版图200L-1st～200L-Lth含有对应功能A的区域3A”-1～3A”-L以及对应功能B的区域3B”-1～3B”-L。
在一些其它实施例中，如图6所示，第二版图子组400L可以包括：存储器祼芯片的版图。第二版图子组400L具有在第二版图子组400L中的每个版图中设计的多个功能。例如，第二版图子组400L的版图400L-1st～400L-Mth可以分别设计为含有对应功能A’的区域2A’-1～2A’-M以及对应功能B’的区域2B’-1～2B’-M。在一些实施例中，第二版图子组400L的功能A’和B’可以分别是第一版图子组300L的功能A和功能B的子功能。在一些其它实施例中，第二版图子组400L的功能A’和B’可以分别与第一版图子组300L的功能A和B相同。另外，第二版图子组400L的版图400L-1st～400L-Mth的区域2A’-1～2A’-M和2B’-1～2B’-M可以分别对应第一版图子组300L的版图300L-1st～300L-Nth的区域1A-1～1A-N和1B-1～1B-N。另外，对应插入层200的版图的第三版图子组200L具有多个对应第二版图子组400L的功能。该功能可以在每个版图200L-1st～200L-Lth中设计。例如，第三版图子组200L的版图200L-1st～200L-Lth分别设计为含有对应功能A’的区域3A”-1～3A”-L以及对应功能B’的区域3B”-1～3B”-L。
如图3所示，然后方法300继续进行至步骤S304，在步骤S304中，根据第一功能(如功能A)，将物理版图组分割成第一物理版图分区。如图6所示，在一些实施例中，根据第一功能(例如功能A)，从物理版图组的第一版图子组300L和物理版图组的第三版图子组200L划分出第一物理版图分区，其中第一版图子组300L对应第一祼芯片300的版图，第三版图子组200L对应插入层200的版图。第一物理版图分区可以包括：第一版图子组分区300LA和第三版图子组分区200LA”。该第一版图子组分区300LA包括：对应功能A的区域1A-1～1A-N。该第三版图子组分区200LA”包括：对应功能A的区域3A”-1～3A”-L。另外，第三版图子组分区200LA”对应第一版图子组分区300LA。
在一些其它实施例中，当物理版图组可进一包括：如图6所示的第二版图子组400L时，根据第一功能，也从物理版图组的第二版图子组400L划分出第一物理版图分区，其中第二物理版图子组400L对应第二祼芯片400的版图，其中第一功能例如是功能A’，而功能A’对应第一版图子组300L的功能A。因此，第一物理版图分区可进一步包括：第二版图子组分区400LA’。第二版图子组分区400LA’可以包括：对应功能A’的区域2A’-1～2A’-M。另外，第三版图子组分区200LA”对应第二版图子组分区400LA’。例如，第三版图子组分区200LA”包括：也对应功能A’的区域3A”-1～3A”-L。
在一些其他实施例中，方法300进一步包括：在执行步骤S302之后，根据第二功能，从物理版图组划分出第二物理版图分区。如图6所示，在一些实施例中，根据第二功能(例如功能B)，从物理版图组的第一版图子组300L和物理版图组的第三版图子组200L中划分出第二物理版图分区，其中第一版图子组300L对应第一祼芯片300的版图，第二版图子组200L对应插入层200的版图。第二物理版图分区可以包括：第一版图子组分区300LB和第三版图子组分区200LB”。第一版图子组分区300LB包括：对应功能B的区域1B-1～1B-N。第三版图子组分区200LB”包括：对应功能B的区域3B”-1～3B”-L。另外，第三版图子组分区200LB”对应第一版图子组分区300LB。
在一些其它实施例中，当物理版图组可进一步包括：如图6所示的第二版图子组400L时，根据第二功能，从第二版图子组400L划分出第二物理版图分区，其中第二物理版图子组400L对应第二祼芯片400的版图，其中第二功能例如是对应第一版图子组300L的功能B功能B’。因此，第二物理版图分区可进一步包括：第二版图子组分区400LB’。第二版图子组分区400LB’可以包括：对应功能B’的区域2B’-1～2B’-M。另外，第三版图子组分区200LB”对应第二版图子组分区400LB’。例如，第三版图子组分区200LB”包括：也对应功能B’的区域3B”-1～3B”-L。
如图3所示，然后方法300继续进行至步骤S306，在步骤S306中，根据第一物理版图分区，执行APR(automaticplace-and-route，自动布局和布线)处理，以得到第一层次化版图(hierarchicallayout)。例如，如图6所示，对含有第一版图子组分区300LA和第三版图子组分区200LA”的第一物理版图分区执行APR1(第一APR处理)，以得到对应功能A的第一层次化版图。在一些其它实施例中，对含有第一版图子组分区300LA、第二版图子组分区400LA’和第三版图子组分区200LA”的第一物理版图分区执行APR1，以得到对应功能A的第一层次化版图。
如图6所示，在一些其它实施例中，方法300进一步包括：在执行步骤S304之后，根据第二物理版图分区，执行第二APR处理，以得到第二层次化版图。例如，如图6所示，对含有第一版图子组分区300LB和第三版图子组分区200LB”的第二物理版图分区执行APR2(第二APR处理)，以得到对应功能B的第二层次化版图。在一些其它实施例中，对含有第一版图子组分区300LB、第二版图子组分区400LB’和第三版图子组分区200LB”的第二物理版图分区执行APR2，以得到对应功能B的第二层次化版图。
如图3所示，之后，方法300继续进行至步骤S308，在步骤S308中，对第一层次化版图执行第一验证。在一些实施例中，该第一验证包括：DRC(designrulecheck，设计规则检查)和/或LVS(layout-versus-schematic，布局对原理图一致性检查)。DRC验证可以确保版图符合工艺的特定设计规则(如几何约束)。LVS验证包括：确定从网表形式至物理版图形式(如GDSII文件)的操作被正确地执行。例如，如图6所示，对第一层次化版图执行DRC1和/或LVS1。
如图6所示，在一些其它实施例中，方法300进一步包括：对第二层次化版图执行第二验证。在一些实施例中，该第二验证包括：DRC和LVS中的至少一个。例如，如图6所示，对第二层次化版图执行DRC2和/或LVS2。
如图6所示，在一些其它实施例中，方法300进一步包括：在对第一和第二层次化版图分别执行第一和第二验证之后，合并第一层次化版图和第二层次化版图，以得到单个物理版图。该单个物理版图对应堆叠的集成电路器件的版图，该堆叠的集成电路器件包括：图1所示的第一祼芯片300、第二祼芯片400和插入层200。方法300进一步包括：在得到单个物理版图之后，对该单个物理版图执行第三验证。在一些实施例中，第三验证包括：DRC和LVS中的至少一个。例如，如图6所示，对单个物理版图执行DRC3和/或LVS3。
图4是根据本公开的一些实施例的设计集成电路的方法400的流程示意图。例如，集成电路可以包括：如图1所示的堆叠式集成电路500。另外，图6是根据图4的一些实施例的说明设计集成电路的方法的简图。出于简洁，不再重复描述下述实施例中相同或者类似于先前通过参考图1、2A、2B和3已描述过的元件。
如图4所示，方法400开始于步骤S402，在步骤S402中，得到对应第一祼芯片(例如，图1中所示的第一祼芯片300)的第一网表。如图6所示，在一些实施例中，第一网表可以被转换为相应的第一版图子组300L。第一版图子组300L对应图1所示的第一祼芯片300的版图。
如图4所示，然后方法400继续进行至步骤S404，在步骤S404中，得到对应插入层的第二网表，该插入层用于第一祼芯片连接于该插入层上。如图6所示，在一些实施例中，第二网表可被转换为相应的第三版图子组200L。第三版图子组200L对应图1所示的插入层200的版图。
如图4所示，之后，方法继续执行至步骤S406，在步骤S406中，根据第一功能，从第一网表划分出第三网表。如图6所示，在一些实施例中，根据第一功能(例如功能A)，从第一网表划分出第三网表。第三网表可被转换为对应的第一版图子组分区300LA。
如图4所示，之后，方法400继续进行至步骤S408，在步骤S408中，根据第一功能，从第二网表划分出第四网表。如图6所示，在一些实施例中，根据第一功能(例如功能A)，从第二网表划分出第四网表。第四网表也对应第三网表。第四网表可被转换为对应的第三版图子组分区200LA”，该第三版图子组分区200LA”对应功能A。另外，第三版图子组分区200LA”对应第一版图子组分区300LA。
如图4所示，之后，方法400继续进行至步骤S410，在步骤S410中，根据第三网表和第四网表，执行第一APR处理，以得到第一层次化网表。例如，如图6所示，对由第三网表转换而来的第一版图子组分区300LA和由第四网表转换而来的第三版图子组分区200LA”执行APR1，以得到对应功能A的第一层次化版图。
如图4所示，之后，方法400继续进行至步骤S412，在步骤S412中，使用第一验证来验证第一层次化网表。在一些实施例中，第一验证包括：DRC和LVS中的至少一个。DRC验证可以确保版图符合工艺的特定设计规则(如几何约束)。LVS验证包括：确定从网表形式至物理版图(如GDSII文件)的设计的操作已被正确执行。例如，如图6所示，对第一层次化版图执行DRC1和/或LVS1。
在一些其他实施例中，第一和第二网表可进一步包括：第二功能。在一些其他实施例中，方法400可进一步包括：在执行步骤S406之后，根据不同于第一功能的第二功能，从第一网表划分出第五网表。如图6所示，在一些实施例中，根据第二功能(例如功能B)，从第一网表划分出第五网表。第五网表可被转换为对应的第一版图子组分区300LB。
在一些其他实施例中，方法400可以进一步包括：在执行步骤S408之后，根据第二功能，从第二网表划分出第六网表。如图6所示，在一些实施例中，根据第二功能(例如功能B)，从第二网表划分出第六网表。第六网表也对应第五网表。第六网表可被转换为对应的第三版图子组分区200LB”。另外，第三版图子组200LB”对应第一版图子组分区300LB。第三版图子组分区200LB”和第一版图子组分区300LB可以共同组成第二物理版图分区。
在一些其他实施例中，方法400可进一步包括：在执行步骤S410之后，根据第五网表和第六网表，执行第二APR处理，以得到第二层次化网表。例如，如图6所示，对由第五网表转换而来的第一版图子组分区300LB和由第六网表转换而来的第三版图子组分区200LB”执行APR2，以得到对应功能B的第二层次化版图。
之后，可继续进行方法400以验证第二层次化网表。如图6所示，在一些其它实施例中，方法400进一步包括：对第二层次化版图执行第二验证。在一些实施例中，第二验证包括：DRC和LVS中的至少一个。例如，如图6所示，对第二层次化版图执行DRC2和/或LVS2。
之后，在对第一和第二层次化版图分别执行第一和第二验证之后，方法可以进一步进行至合并第一层次化网表和第二层次化网表，以得到第一合并的层次化网表。如图6所示，在一些实施例中，第一合并的层次化网表可对应单个物理版图。第一合并的层次化网表对应含图1所示的第一祼芯片300和插入层200的堆叠式集成电路(如2.5D堆叠式集成电路模块350)。
之后，方法400进一步继续进行至验证第一合并的层次化网表。如图6所示，在一些其它实施例中，方法400进一步包括：在得到单个物理版图之后，对该单个物理版图执行第三验证。在一些实施例中，第三验证包括：DRC和LVS中的至少一个。例如，如图6所示，对单个物理版图执行DRC3和/或LVS3。
在一些其他实施例中，集成电路进一步包括：安装于插入层上的第二祼芯片。在一些其他实施例中，方法400可进一步包括：得到对应第二祼芯片的第七网表，例如，图1所示的第二祼芯片。如图6所示，在一些实施例中，使用工具(如CAD工具)可以将第七网表转换为对应的第二版图子组400L。第二版图子组400L对应第二祼芯片400的版图，例如，存储器祼芯片，如图1所示。
之后，方法400进一步包括：在得到第七网表之后，根据不同于第一功能的第二功能(例如功能B)，从第七网表划分出第八网表。如图6所示，在一些实施例中，根据第二功能(如功能B)，从第七网表划分出第八网表。第八网表也对应第五网表(如第一版图子组分区300LB)。第八网表可以被转换为对应的第二版图子组分区400LB’。另外，第二版图子组分区400LB’对应第一版图子组分区300LB。
之后，方法400可进一步包括：在得到第八网表之后，根据第二功能(如功能B)，从第二网表划分出第九网表。如图6所示，在一些实施例中，第九网表可能与对应第二功能(例如功能B)的第六网表相同。第九网表也对应第五网表(例如第一版图子组分区300LB)。第九网表可被转换为对应的第三版图子组分区200LB”。另外，第三版图子组分区200LB”对应第一版图子组分区300LB。第三版图子组分区200LB”和第一版图子组分区300LB可以共同组成第二物理版图分区。
之后，方法400可以包括：在得到第九网表之后，根据第八网表和第九网表，执行第三APR处理，以得到第三层次化网表。如图6所示，在一些实施例中，第三APR处理相同于第二APR处理(APR2)。在一些其他实施例中，对含有第二版图子组分区400LB’和第三版图子组分区200LB”的第三物理版图分区执行第三APR处理，以得到对应功能B的第三层次化版图。
之后，方法400可以进一步包括：在得到第三层次化网表之后，验证第三层次化网表。如图6所示，在一些其他实施例中，对第三层次化网表执行包括：DRC2和/或LVS2的验证。
之后，方法400可进一步包括：在对第一和第三层次化网表分别执行第一和第三验证之后，合并第一层次化网表和第三层次化网表，以得到第二合并的层次化网表。如图6所示，在一些实施例中，第二合并的层次化网表可对应单个物理版图。在一些实施例中，第二合并的层次化网表对应含有图1所示的第一祼芯片300、第二祼芯片400和插入层200的堆叠式集成电路500。
之后，方法400可进一步继续进行至：在得到第二合并的层次化网表之后，验证第二合并的层次化网表。如图6所示，在一些其他实施例中，对第二合并的层次化网表执行含DRC3和/或LVS3的验证。
图5是根据本公开的一些实施例的设计集成电路的方法500的流程示意图。例如，集成电路可以包括：如图1所示的堆叠式集成电路500。另外，图6是根据图5的一些实施例的说明设计集成电路的方法的简图。出于简洁，不再重复描述下述实施例中相同或者类似于先前通过参考图1、2A、2B、3和4已描述过的元件。
如图5所示，方法500开始于步骤S502，在步骤S502中，得到第一网表，该第一网表对应具有第一功能(如功能A)和第二功能(如功能B)的第一祼芯片。如图6所示，在一些实施例中，使用工具(如CAD工具)可将第一网表转换为对应的第一版图子组300L。第一版图子组300L具有功能A和功能B。第一版图子组300L对应图1所示的第一祼芯片300的版图。第一祼芯片(如图1所示的第一祼芯片300)可以是SoC祼芯片。因此，第一网表包括：用于SoC祼芯片的凸块结构的布局设计。凸块结构连接SoC祼芯片和插入层(如图1所示的插入层200)。
之后，如图5所示，方法500继续进行至步骤S504，在步骤S504中，得到对应插入层的第二网表，该插入层用于第一祼芯片(如图1所示的第一祼芯片300)连接于其上。如图6所示，在一些实施例中，使用工具(如CAD工具)可以将第二网表转换为对应的第三版图子组200L。第三版图子组200L对应图1所示的插入层200的版图。第二网表与用于穿过图1所示的插入层200的TSV的布局设计相对应。
之后，如图5所示，方法500继续进行至步骤S506，在步骤S506中，通过根据第一功能(如功能A)来划分第一网表和第二网表而得到第三网表。如图6所示，在一些实施例中，第三网表可被转换为对应的含第一版图子组分区300LA和第三版图子组分区200LA”的版图。
之后，如图5所示，方法500继续进行至步骤S508，在步骤S508中，通过根据第二功能(如功能B)来划分第一网表和第二网表而得到第四网表。如图6所示，在一些实施例中，第四网表可被转换为对应的含第一版图子组分区300LB和第三版图子组分区200LB”的版图。
之后，如图5所示，方法继续进行至步骤S510，在步骤S510中，根据第三网表，执行第一APR处理，得到第一层次化网表。例如，如图6所示，对由第三网表转化而来的第一版图子组分区300LA和第三版图子组分区200LA”执行第一APR处理，以得到对应功能A的第一层次化版图。
在一些其他实施例中，然后方法400继续进行至：对第一层次化版图执行第一验证。在一些实施例中，对第一层次化版图执行含DRC1和/或LVS1的第一验证。
之后，如图5所示，方法500继续进行至步骤S512，在步骤S512中，根据第四网表执行第二APR处理，以得到第二层次化网表。例如，如图6所示，对由第四网表转换而来的第一版图子组分区300LB和第三子组分区200LB”执行第二APR处理(APR2)，以得到对应功能B的第二层次化版图。
在一些其他实施例中，然后方法400可继续进行至：对第二层次化版图执行第二验证。在一些实施例中，对第二层次化版图执行含DRC1和/或LVS1的第二验证。
之后，如图5所示，方法500继续进行至步骤S514，在步骤S514中，合并第一层次化网表和第二层次化网表，以得到合并的层次化网表。如图6所示，在一些实施例中，合并的层次化网表对应单个物理版图。
在一些其他实施例中，集成电路可进一步包括：安装于插入层上的第二祼芯片。在一些其他实施例中，方法500可进一步包括：在步骤S504之后，得到对应第二祼芯片的第五网表，该第二祼芯片具有第一功能(功能A)和第二功能(功能B)。如图6所示，在一些实施例中，使用工具(如CAD工具)可将第五网表转换为对应的第二版图子组400L。第二版图子组400L对应第二祼芯片400的版图，例如，存储器祼芯片，如图1所示。
之后，方法500可进一步包括：在步骤S506的期间，根据第一功能划分第五网表。如图6所示，在一些实施例中，第三网表可被转换为对应的第一版图子组分区300LA、第二版图子组分区400LA’和第三版图子组分区200LA”。
之后，方法500可进一步包括：在步骤S508的期间，根据第二功能(如功能B)划分第五网表。如图6所示，在一些实施例中，第四网表可被转换为对应的第一版图子组分区300LB、第二版图子组分区400LB’和第三版图子组分区200LB”。
相比于用于2.5D/3D集成电路的传统物理设计框架，实施例的设计集成电路的方法具有优点：可同时对具有插入层和TSV的祼芯片的版图进行设计。通过根据功能来划分版图，可将具有插入层和TSV的祼芯片的版图模块化。如此，可以并行地验证每个堆叠的集成电路版图模块。实施例的设计集成电路的方法可以处理复杂的层次化设计。如此，可以达成更短设计周期和更优设计质量的目标。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (32)
1.一种设计集成电路的方法，其特征在于，包括：
提供物理版图组，包括：对应具有第一功能的第一祼芯片的第一版图；以及对应插入层的第二版图，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据所述第一功能，从所述物理版图组划分出第一物理版图分区；
根据所述第一物理版图分区，执行第一自动布局和布线处理，以得到第一层次化版图；以及
对所述第一层次化版图执行第一验证。
2.如权利要求1所述的方法，其特征在于，所述物理版图组还包括：对应具有第二功能的第二祼芯片的第三版图；所述插入层用于位于所述第一祼芯片旁边的所述第二祼芯片连接在所述插入层之上；其中所述插入层具有所述第一功能和所述第二功能。
3.如权利要求2所述的方法，其特征在于，进一步包括：
根据所述第二功能，从所述物理版图组划分出第二物理版图分区。
4.如权利要求3所述的方法，其特征在于，进一步包括：
根据所述第二物理版图分区，执行第二自动布局和布线处理，以得到第二层次化版图。
5.如权利要求4所述的方法，其特征在于，进一步包括：
对所述第二层次化版图执行第二验证；
合并所述第一层次化版图和所述第二层次化版图，以得到堆叠式集成电路的单个物理版图，所述堆叠式集成电路包括：所述第一祼芯片、所述第二祼芯片和所述插入层；以及
对所述单个物理版图执行第三验证。
6.如权利要求2所述的方法，其特征在于，所述第一祼芯片包括：片上系统祼芯片，所述第二祼芯片包括：存储器祼芯片。
7.如权利要求2所述的方法，其特征在于，所述物理版图组包括：第四版图，对应具有所述第一功能的子功能的所述第二祼芯片，并且所述第四版图对应所述第一版图。
8.如权利要求2所述的方法，其特征在于，所述物理版图组包括：第五版图，用于第三祼芯片；所述第三祼芯片堆叠于具有所述第二功能的所述第二祼芯片之上。
9.如权利要求1所述的方法，其特征在于，所述第二版图包括：穿过所述插入层的硅通孔的布局设计。
10.如权利要求1所述的方法，其特征在于，所述第一版图包括：所述第一祼芯片的凸块结构的布局设计，其中所述第一祼芯片通过所述凸块结构连接至所述插入层。
11.如权利要求1所述的方法，其特征在于，所述第一物理版图分区包括：所述第二版图的部分以及所述第一版图。
12.如权利要求3所述的方法，其特征在于，所述第二物理版图分区包括：所述第二版图的部分以及所述第三版图。
13.如权利要求7所述的方法，其特征在于，所述第一物理版图分区包括：所述第二版图的部分、所述第一版图以及所述第四版图。
14.如权利要求8所述的方法，其特征在于，所述第二物理版图分区包括：所述第二版图的部分、所述第三版图以及所述第五版图。
15.如权利要求5所述的方法，其特征在于，执行所述第一、第二和第三验证包括：执行设计规则检查和/或布局对原理图一致性检查。
16.一种设计集成电路的方法，其特征在于，包括：
得到对应第一祼芯片的第一网表；
得到对应插入层的第二网表，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据第一功能，从所述第一网表划分出第三网表；
根据所述第一功能，从所述第二网表划分出第四网表；
根据所述第三网表和所述第四网表，执行第一自动布局和布线处理，以得到第一层次化网表；以及
验证所述第一层次化网表。
17.如权利要求16所述的方法，其特征在于，进一步包括：
根据不同于所述第一功能的第二功能，从所述第一网表划分出第五网表；
根据所述第二功能，从所述第二网表划分出第六网表；
根据所述第五网表和所述第六网表，执行第二自动布局和布线处理，以得到第二层次化网表；
验证所述第二层次化网表；
合并所述第一层次化网表和所述第二层次化网表，以得到第一合并的层次化网表；
验证所述第一合并的层次化网表。
18.如权利要求16所述的方法，其特征在于，进一步包括：
得到对应第二祼芯片的第七网表；
根据不同于所述第一功能的第二功能，从所述第七网表划分出第八网表；
根据所述第二功能，从所述第二网表划分出第九网表；
根据所述第八网表和所述第九网表，执行第三自动布局和布线处理，以得到第三层次化网表；
验证所述第三层次化网表；
合并所述第一层次化网表和所述第三层次化网表，以得到第二合并的层次化网表；以及
验证所述第二合并的层次化网表。
19.如权利要求16所述的方法，其特征在于，所述第一祼芯片包括：片上系统祼芯片，所述第一网表包括：用于所述片上系统祼芯片的凸块结构的布局设计，所述凸块结构用于连接所述片上系统祼芯片和所述插入层。
20.如权利要求16所述的方法，其特征在于，所述第一网表对应器件特征、隔离特征、互连结构、重分布图案、防焊层或形成于所述第一祼芯片的半导体基底上的导电凸块。
21.如权利要求16所述的方法，其特征在于，所述第二网表对应用于穿过所述插入层的硅通孔的布局设计。
22.如权利要求16所述的方法，其特征在于，验证所述第一合并的层次化网表包括：执行设计规则检查和/或布局对原理图一致性检查。
23.如权利要求17所述的方法，其特征在于，所述第一合并的层次化网表对应包含所述第一祼芯片和所述插入层的第一堆叠式集成电路。
24.如权利要求18所述的方法，其特征在于，所述第二祼芯片包括：存储器祼芯片，所述第二合并的层次化网表对应包含所述第一祼芯片、所述第二祼芯片和所述插入层的第二堆叠式集成电路。
25.一种设计集成电路的方法，其特征在于，包括：
得到对应具有第一功能和第二功能的第一祼芯片的第一网表；
得到对应插入层的第二网表，所述插入层用于所述第一祼芯片连接于所述插入层之上；
根据所述第一功能，划分所述第一网表和所述第二网表，以得到第三网表；
根据所述第二功能，划分所述第一网表和所述第二网表，以得到第四网表；
根据所述第三网表，执行第一自动布局和布线处理，以得到第一层次化网表；
根据所述第四网表，执行第二自动布局和布线处理，以得到第二层次化网表；
合并所述第一层次化网表和所述第二层次化网表，以得到合并的层次化网表；以及
验证所述合并的层次化网表。
26.如权利要求25所述的方法，其特征在于，进一步包括：
得到对应具有所述第一功能和所述第二功能的第二祼芯片的第五网表；
其中，所述根据所述第一功能，划分所述第一网表和所述第二网表，以得到第三网表，包括：根据所述第一功能，划分所述第一网表、第二网以及第五网表，以得到所述第三网表；以及
其中，所述根据所述第二功能，划分所述第一网表和所述第二网表，以得到第四网表，包括：根据所述第二功能，划分所述第一网表、第二网表以及第五网表，以得到所述第四网表。
27.如权利要求25所述的方法，其特征在于，所述第一祼芯片为片上系统祼芯片，所述第一网表包括：用于所述片上系统祼芯片的凸块结构的布局设计，所述凸块结构用于连接所述片上系统祼芯片和所述插入层。
28.如权利要求25所述的方法，其特征在于，所述第一网表对应器件特征、隔离特征、互连结构、重分布图案、防焊层或形成于所述第一祼芯片的半导体基底上的导电凸块。
29.如权利要求25所述的方法，其特征在于，所述第二网表对应用于穿过所述插入层的硅通孔的布局设计。
30.如权利要求25所述的方法，其特征在于，验证所述合并的层次化网表包括：执行设计规则检查和/或布局对原理图一致性检查。
31.如权利要求25所述的方法，其特征在于，所述合并的层次化网表对应具有所述第一功能和所述第二功能的第一堆叠式集成电路，所述第一堆叠式集成电路包括：所述第一祼芯片和所述插入层。
32.如权利要求26所述的方法，其特征在于，所述第二祼芯片为存储器祼芯片，所述合并的层次化网表对应包含所述第一祼芯片、所述第二祼芯片和所述插入层的第二堆叠式集成电路。
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