CN105785348A - 一种基于zynq-7000平台的声纳信号处理方法 - Google Patents

Abstract

本发明公开了一种基于ZYNQ‑7000平台的声纳信号处理方法，所述ZYNQ‑7000平台包括双核处理器和FPGA，双核处理器和FPGA通过AXI总线协议进行数据交互；在进行声纳信号处理之前，对ZYNQ‑7000平台的FGPA资源进行评估，并依据评估结果以及MVDR测向算法流程，将MVDR测向算法划分为主体算法和辅助算法，主体算法在FPGA上实现，辅助算法在双核处理器上实现；在进行声纳信号处理时，接收声纳信号，调用主体算法和辅助算法得到处理结果。本发明将MVDR测向算法的进行模块化分割，分割后的模块分别在平台的双核处理器和FPGA中运行，处理速度快且节约FPGA的逻辑资源。

Description

一种基于ZYNQ-7000平台的声纳信号处理方法

技术领域

本发明涉及声纳信号处理技术领域，具体涉及一种基于ZYNQ-7000平台的声纳信号处理方法。

背景技术

在声纳信号处理领域，一般利用嵌入式系统对实时的采样信号进行处理。基于声纳信号的特点，常常对系统的实时性、处理速度有很高要求，因此一般的嵌入式系统往往采用DSP处理器或者FPGA对实时的信号进行处理。

MVDR算法利用基阵所提供的包含声场信息的相关矩阵，实现方位谱估计，该方法利用水声传感器阵列获取目标辐射信号，估算指定方向上平面波的声压大小，确定声源的位置。

MVDR算法模块功能上较为复杂，若单纯使用FPGA进行设计实现，在不优化FPGA时序的情况下，将会耗费FPGA大量的逻辑资源；若优化FPGA的时序以及资源使用，则会大大提高FPGA的设计难度，并且在时序控制上容易出错。

ZYNQ-7000平台在单片Soc内集成了ARM Cortex-A9双核以及Xilinx 7系列FPGA，整个处理器的搭建以双核处理器(PS)为核心，FPGA部分(PL)用于扩展子系统，拥有丰富的扩展能力。ZYNQ内部利用AXI总线能够非常简便地实现PS与PL之间的数据交互。

在现有一般嵌入式信号处理系统灵活性差、设计复杂、结构单一的固定背景下，考虑在ZYNQ-7000平台上进行MVDR算法的实现，以获得更好的声纳信号处理性能。

发明内容

本发明公开了一种基于ZYNQ-7000平台的声纳信号处理方法，将MVDR测向算法的进行模块化分割，分割后的模块分别在平台的双核处理器和FPGA中运行，解决了单纯采用FPGA处理声纳信号时存在的逻辑资源不足、设计复杂等问题，在ZYNQ-7000平台上实现了MVDR测向算法。

一种基于ZYNQ-7000平台的声纳信号处理方法，所述ZYNQ-7000平台包括双核处理器和FPGA，双核处理器和FPGA通过AXI总线协议进行数据交互；

在进行声纳信号处理之前，对ZYNQ-7000平台的FGPA资源进行评估，并依据评估结果以及MVDR测向算法流程，将MVDR测向算法划分为主体算法和辅助算法，主体算法在FPGA上实现，辅助算法在双核处理器上实现；

在进行声纳信号处理时，接收声纳信号，调用主体算法和辅助算法得到处理结果。

MVDR算法利用基阵所提供的包含声场信息的相关矩阵，实现方位谱估计。MVDR算法利用水声传感器阵列获取目标辐射信号，估算指定方向上平面波的声压大小，确定声源的位置。

ZYNQ-7000平台在单片Soc内集成了ARM Cortex-A9双核(即PS)以及Xilinx 7系列FPGA，整个处理器的搭建以双核处理器(PS)为核心，FPGA部分(PL)用于扩展子系统，拥有丰富的扩展能力。

本发明充分利用了ZYNQ-7000平台的这种架构特点，在PL部分实现MVDR测向的主体算法，在PS部分实现MVDR测向的辅助算法(即矩阵求逆过程的算法)，并且利用ZNYQ提供的AXI接口实现PL与PS之间的数据交互，充分利用了ZYNQ平台的软硬件计算资源。

作为优选，对ZYNQ-7000平台的FGPA资源进行评估时，针对FPGA中的可配置逻辑块(CLB)资源、乘法器资源以及DSP处理单元(DSP slice)资源进行评估。

根据MVDR算法的计算复杂度，将声纳信号的处理任务划分为主体算法和辅助算法，每个算法均包括输入和输出。

作为优选，所述辅助算法包括：对声纳信号的傅里叶变换结果S_w求逆，得到S_w的逆矩阵S_w ^*，构造矩阵R＝S_w ^*×S_w，并求解矩阵R的逆矩阵。即PS部分主要实现矩阵R的生成以及矩阵R的逆矩阵求解。

除了辅助算法，MVDR算法的其余部分均为主体算法，均由FPGA完成，因此，在FPGA上主要完成：声纳数据缓存，快速傅里叶变换计算，傅里叶计算结果发送，接收双核处理器的逆矩阵结果，MVDR的权向量求取，行列向量的相乘以及累加计算。

声纳数据缓存主要缓存前端4通道的采样数据，以便进行下一步处理，声纳数据缓存也用于对各计算过程的中间结果进行缓存，方便FPGA算法的时序匹配。

快速傅里叶变换计算，主要针对前端4通道的采样数据进行，能够根据指定的频段以及频率间隔对采样信号进行快速离散傅里叶变换，将时域信号变换到频域，得到频谱，以便进行后续处理。

傅里叶计算结果发送，基于ZYNQ内部的AXI协议，将采样信号快速傅里叶变换后的频谱结果整理后按照一定的顶层协议从PL发送至PS。

接收双核处理器的逆矩阵结果，基于ZYNQ内部的AXI协议，将矩阵求逆的结果按照一定的顶层协议从PS发回至PL。

权向量求取，是根据频率对特定的MVDR权向量进行求取。

行列向量的相乘，主要对1×4的复数行向量和4×1的复数列向量进行相乘运算，运算结果串行输出，基于该基本运算可以进一步进行复数向量乘复数矩阵、复数矩阵相乘等更加复杂的运算。

行列向量的累加求和，主要用于对单频单角度复数能量数据按照角度进行全频段的叠加，求出每个角度方位上的声压能量信息。

具体地，所述声纳信号处理方法包括：

步骤1，FPGA接收声纳信号，并对声纳信号进行傅里叶变换，然后将傅里叶变换结果S_w发送至双核处理器；

步骤2，双核处理器接收傅里叶变换结果S_w，构造矩阵R＝S_w ^*×S_w，其中，S_w ^*为S_w的逆矩阵；

步骤3，双核处理器求解矩阵R的逆矩阵，并将逆矩阵求解结果发送至FPGA；

步骤4，FPGA接收逆矩阵求解结果后，利用MVDR测向算法计算得到测向结果。

PL将傅里叶变换得到的频谱数据通过AXI接口发送至双核处理器，双核处理器将4路频谱生成矩阵，并且求逆之后将求逆结果通过AXI接口发送至PL进行算法后续处理，PL以及PS联合实现整个算法流程。

本发明提供的声纳信号处理方法，对MVDR算法进行模块化分割，并依据ZYNQ平台的硬件资源特点，在不同的硬件资源上实现不同模块的运算，使声纳信号的处理更加快速，且能够实现PL逻辑资源的节约。

附图说明

图1为本发明中MVDR算法的处理模块划分以及数据流程图；

图2为本发明中MVDR算法权参数的计算流程；

图3为本发明中PL模块逆矩阵数据输出顺序示意图；

图4为本法明中PL模块复元行列式乘法计算时序示意图；

图5为本发明中MVDR算法输出的处理流程示意图；

图6为本发明中PL模块中数据累加模块的工作流程框图。

具体实施方式

下面结合附图，对本发明基于ZYNQ-7000平台的声纳信号处理方法做详细描述。

本发明的主要算法处理模块划分以及数据流程图如附图1所示。

MVDR测向模块前端为4通道采样数据(采样数据为时域信号)。输入采样数据在每个频段(频段宽度100Hz)上间隔1Hz取一个频率点，每个频段得到101个频率点，每个频率点进行2000点的快速离散傅里叶变换。

ZYNQ-7000平台包括双核处理器(PS)和FPGA(PL)，MVDR测向算法的逆矩阵求解由PL联合PS完成，PL发送四路离散傅里叶变换结果S_i(i≤4)，i为序号，其结果为复数，表示成式(1)形式。

S_w＝[S₁,S₂,S₃,S₄] (1)。

PS接收傅里叶变换结果后，首先求解S_w ^*和S_w的乘积，如式(2)所示。

R＝S_w ^*×S_w＝[S_i,S₂,S₃,S₄]^T×[S_i,S₂,S₃,S₄] (2)

PS完成矩阵R的逆矩阵求解，并将结果发送至PL模块进行后续计算。

MVDR测向算法需要在[0:2π]范围进行运算，运算间隔运算最后输出101×180的矩阵，将矩阵的每列进行求和，得到最后的MVDR测向结果。

MVDR测向算法的运算过程，需要求取权参数W₀，其表达式如下

W₀＝exp{-j*2π*f(k)*d/c0*[cos(θ_ii-ph.')*π/180]} (3)

其中，f(k)表示计算的频率点；d为圆柱阵半径；c0为常数；theta(ii)表示计算的角度，θ_ii∈[0:2:368]；ph表示基阵位置，ph.'表示ph的共轭转置，4个声压传感器分布以坐标轴原点为圆心的圆上，其方位用角度表示，ph＝[0 90 180 270]；对于每个ii(ii∈[1:180])，W₀均为1×4阶行列式。

如果利用PL对W₀进行实时计算，需要消耗大量的乘法资源，且数据计算需要多个周期，因此对式(3)进行等式化简。令B₀＝2π*d/c0，利用欧拉公式将式(3)展开可得

W₀＝cos[B₀*(cos(θ_ii-ph.')*π/180)]-isin[B₀*(cos(θ_ii-ph.')*π/180)] (4)

分别给出当Ph为不同值时，W₀的输出为

$\left\{\begin{array}{cc}{W}_{01}=\cos (B_0*f(k)*\cos \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})-i\sin (B_0*f(k)*\cos \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})& Ph=0\\ W_{02}=\cos (B_0*f(k)*\sin \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})-i\sin (B_0*f(k)*\sin \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})& Ph=90\\ W_{03}=\cos (B_0*f(k)*\cos \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})+i\sin (B_0*f(k)*\cos \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})& Ph=180\\ W_{04}=\cos (B_0*f(k)*\sin \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})+i\sin (B_0*f(k)*\sin \frac{{\mathrm{\θ}}_{ii}\mathrm{\π}}{180})& Ph=270\end{array}\right.---\left(5\right)$

综合考虑PL存储资源与计算速度因素，将和存为参数表格式，表示为ω'₀，表示为ω₁'，数据位宽32bit；然后通过调用Xilinx的三角函数IP core实时计算cosω₀'、sinω₀'、cosω₁'和sinω₁'，从而求得W₀权参数，计算流程如附图2所示。

参数存储格式为32bit浮点数(指数位8bit，小数位24bit)存储，为了节省资源，数据输出采用串行输出方式。调用Xilinx公司Floating-point IPCore将参数输出与频率点进行浮点相乘，输出结果调用Cordic IP core的三角函数计算功能计算sin and cos的输出，最后将W₀的元素进行并行输出。

每个频率点的快速傅里叶变换结果与逆矩阵结果用于每个角度上(180个角度值)的运算，因此前端每输出一次结果，MVDR内部需进行180次计算。内部循环的计算均为复数运算，流程如下：

首先提取计算参数列表中的对应参数，可用行列式表达式表示：

W₀＝[ω₀,ω₁,ω₂,ω₃]^T (6)

然后根据参数表输出对逆矩阵结果进行矩阵变换，变换过程表示：

$Junior\_W=\left[\begin{array}{cccc}{R}_{00}& R_{01}& R_{02}& R_{03}\\ R_{10}& R_{11}& R_{12}& R_{13}\\ R_{20}& R_{21}& R_{22}& R_{23}\\ R_{30}& R_{31}& R_{32}& R_{33}\end{array}\right]\×{\[{\mathrm{\ω}}_0,{\mathrm{\ω}}_1,{\mathrm{\ω}}_2,{\mathrm{\ω}}_3\]}^T---\left(7\right)$

$Senior\_W=\[{\mathrm{\ω}}_0,{\mathrm{\ω}}_1,{\mathrm{\ω}}_2,{\mathrm{\ω}}_3\]\×\left[\begin{array}{cccc}{R}_{00}& R_{01}& R_{02}& R_{03}\\ R_{10}& R_{11}& R_{12}& R_{13}\\ R_{20}& R_{21}& R_{22}& R_{23}\\ R_{30}& R_{31}& R_{32}& R_{33}\end{array}\right]\×{\[{\mathrm{\ω}}_0,{\mathrm{\ω}}_1,{\mathrm{\ω}}_2,{\mathrm{\ω}}_3\]}^T---\left(8\right)$

将Junior_W的结果进行缓存，用于Senior_W的计算，Senior_W输出结果为单一复数K，待K输出后求得W的输出表达式为

$W=\frac{1}{K}\×Junior\_W---\left(9\right)$

为了节省PL逻辑资源，快速傅里叶变换运算输出结果，通过寄存器延时方式将并行输出转换为串行输出方式，快速傅里叶变换输出的行列式形式为S_w＝[S₁,S₂,S₃,S₄]

S_w＝[S₁,S₂,S₃,S₄] (10)

MVDR内循环的最后输出结果为W和S_w的行列式相乘结果，表达式为

Out＝W^T×S_w (11)

MVDR内循环的最后输出结果为180×101的矩阵输出，每个元素均为复数。行列式乘法包含复数的乘法运算和复数的加法运算。以Junior_W的运算为例说明。

首先，基于逻辑资源与计算速度的综合考虑，需要控制逆矩阵数据的输出，采用读使能控制数据的输出间隔，同时数据输出的顺序首先是按每行的列输出，其次换行输出，数据输出按实部、虚部格式串行输出，且保证每个元素循环四次。由于需进行复数乘法，因此用读使能控制16个时钟输出下一个元素数据，整个流程如附图3。

参数行列式数据的实部和虚部并行输出，行列式元素采用串行数据输出的方式。复元素行列式的乘法计算时序如附图4所示。

权参数数据与逆矩阵数据首先进行浮点数的乘法运算，采用两个乘法器并行计算得到中间结果R₀₀_r*W₀_r和R₀₀_r*W₀_i，将乘法器模块复用得到下一时刻中间结果R₀₀_i*W₀_r和R₀₀_i*W₀_i。上一时刻数据利用寄存器进行缓冲，并对R₀₀_i*W₀_i的符号位取反，利用加法器得到复数乘法的结果实部Data_r输出R₀₀_r*W₀_r+(-R₀₀_i*W₀_i)；虚部Data_i输出R₀₀_r*W₀_i+R₀₀_i*W₀_r。对Data_r和Data_i的结果进行累加求和可得行列式的乘法输出结果。行列式乘法结果输出同样为串行输出，且时钟间隔为16clock，用同样的方式进行后续运算得到最终结果的输出。

如附图5所示，整个流程前级运算结果输出后，进行最后的运算处理，数据输出形式为数据实部和虚部并行输出，前后采用并行方式输出。对每个数据首先进行求模运算，其次对每个方向上的运算结果进行累加求和，最后得到180个MVDR测向结果。

数据累加流程如附图6所示。前级运算串行输出单个频率点上不同角度的运算结果，对每个角度的输出结果进行求模运算，得到求模运算采用模块复用方式串行计算，将Out_r和Out_i由并行输出方式转换为串行，经过平方求和、累加和开方运算得到复矩阵的模。

数据累加需要将结果输出的第i(1≤i≤180)个数与第i+180×n(1≤n≤101)个数据进行累加求和，采用双端口FIFO对数据进行缓存。FIFO的两个端口相互独立，可实现同时读写。FIFO数据位宽32bit，数据深度256。

采用行列计数方式对读/写FIFO的时能信号进行控制，列计数寄存器每记到180时复位置0，同时将行计数寄存器加1，行计数器每记到101时复位置0。将求和的和数Sum_tmp的初始值设为0。

第一个数据到来时与Sum_tmp求和后写入FIFO进行缓存，同时列计数器增加1，读使能上拉一个周期，将数据读出到Sum_tmp准备下次求和；

第二个数据到来时再次与Sum_tmp进行求和后写入FIFO，同时列计数器增加1，读使能上拉一个周期，将数据读出到Sum_tmp准备下次求和；

重复上述过程至行计数器为10时，数据到来时与Sum_tmp求和后不写入FIFO进行缓存，直接输出，同时将列计数器增加1，读使能拉高读出下一个需要求和的数据；等到列计数器记到180，行计数器记到101时求和运算的计数器置位，由此得到MVDR测向算法的结果输出。

以上所述为本发明的具体实施过程。

Claims (4)

1.一种基于ZYNQ-7000平台的声纳信号处理方法，其特征在于，所述ZYNQ-7000平台包括双核处理器和FPGA，双核处理器和FPGA通过AXI总线协议进行数据交互；

在进行声纳信号处理之前，对ZYNQ-7000平台的FGPA资源进行评估，并依据评估结果以及MVDR测向算法流程，将MVDR测向算法划分为主体算法和辅助算法，主体算法在FPGA上实现，辅助算法在双核处理器上实现；

在进行声纳信号处理时，接收声纳信号，调用主体算法和辅助算法得到处理结果。

2.如权利要求1所述基于ZYNQ-7000平台的声纳信号处理方法，其特征在于，所述辅助算法包括：对声纳信号的傅里叶变换结果S_w求逆，得到S_w的逆矩阵S_w ^*，构造矩阵R＝S_w ^*×S_w，并求解矩阵R的逆矩阵。

3.如权利要求1所述基于ZYNQ-7000平台的声纳信号处理方法，其特征在于，所述声纳信号处理方法包括：

步骤1，FPGA接收声纳信号，并对声纳信号进行傅里叶变换，然后将傅里叶变换结果S_w发送至双核处理器；

步骤2，双核处理器接收傅里叶变换结果S_w，构造矩阵R＝S_w ^*×S_w，其中，S_w ^*为S_w的逆矩阵；

步骤3，双核处理器求解矩阵R的逆矩阵，并将逆矩阵求解结果发送至FPGA；

步骤4，FPGA接收逆矩阵求解结果后，利用MVDR测向算法计算得到测向结果。

4.如权利要求1所述基于ZYNQ-7000平台的声纳信号处理方法，其特征在于，对ZYNQ-7000平台的FGPA资源进行评估时，针对FPGA中的可配置逻辑块资源、乘法器资源以及DSP处理单元资源进行评估。