CN105740195A - Or链式总线的增强数据总线反转编码 - Google Patents

Or链式总线的增强数据总线反转编码 Download PDF

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Abstract

描述了涉及用于OR链式总线的增强数据总线反转(EDBI)编码的方法和装置。在实施例中，至少部分基于确定总线上的下一数据值是否将从有效值转变为停放状态来对总线上的输入数据编码。还公开了其他实施例。

Description

OR链式总线的增强数据总线反转编码
本发明在政府对由能源部授予的合同号B600738的支持下做出。政府拥有本发明的一定权利。
技术领域
本公开总体上涉及电子领域。更具体地，实施例涉及用于OR链式总线的增强数据总线反转编码。
附图说明
参照附图提供详细描述。附图中，附图标记的(一个或多个)最左边的数字标识首次出现该附图标记的图。在不同的附图中使用相同的附图标记指示相似或相同的对象。
图1示出了能够用于实施本文中讨论的各种实施例的计算系统的实施例的框图。
图2示出了能够用于实施本文中讨论的一个或多个实施例的计算系统的实施例的框图。
图3A示出了利用数据停放(dataparking)的4比特总线数据传输，其中，数据总线反转(DBI)编码增加了数据传输行为(activity)。
图3B示出了利用数据停放的4比特总线数据传输，其中，权重编码(WC)编码增加了数据传输行为。
图4示出了根据实施例的增强数据总线反转(EDBI)编码器的框图。
图5示出了按照实施例的提供EDBI编码的方法的流程图。
图6示出了根据实施例的EDBI判决块。
图7示出了能够利用来实施本文讨论的一个或多个实施例的计算系统的实施例的框图。
图8示出了能够利用来实施本文讨论的一个或多个实施例的计算系统的实施例的框图。
图9示出了按照实施例的片上系统(SOC)封装的框图。
具体实施方式
在下面的描述中，给出大量的具体细节以全面理解各种实施例。然而，一些实施例可以在不具有上述具体细节的情况下来实践。在其他例子中，公知的方法、过程、组件、以及电路未进行详细描述以免混淆具体实施例。实施例的各个方面可以利用诸如为集成半导体电路(“硬件”)或组成一个或多个程序的计算机可读指令(“软件”)或者硬件和软件的某一组合的各种手段来实现。为本公开的目的，引用“逻辑”应该意指硬件、软件或者它们的某一组合。
通常，对于具有相对宽总线(例如，强调数据传输)的系统，由于总线电容(用于数据传输行为)的充放电而消耗大量的能量。总线上的切换行为能够因以下而发生：(1)数据值改变；和/或(2)数据总线从有效转变为“停放”状态。“停放”状态通常指总线具有确定性状态的状态，以例如促进后续操作更快和/或更准确。例如，当组合(或链接)两条总线时，一些实现可以使用复杂的多路复用器。然而，如果总线的状态为停放，则控制栅极的输出能够被确定性地读取(例如，其中输入之一总是为1或0)。另外，停放状态减少了与复杂的多路复用器关联的硬件的数量(这又降低成本、功耗、和/或延迟)。进一步，复杂的多路复用器的缺失提供了更容易的控制方案，这是由于不再出现用于多路复用器的控制信号。在组合总线时，以前的方案通常不考虑“停放”状态；并且，因此，能够增加接着导致更多功耗、成本、延迟等的交换行为。
为此，一些实施例提供用于“OR”(即，逻辑OR)链式总线的增强数据总线反转(EDBI)编码。如本文所讨论的，术语“总线”能够替换地称作“互连”。如本文所讨论的，在使用总线停放时，EDBI编码能够降低数据总线的切换行为(例如，在每条总线上使用多个发送器)。在一个实施例中，至少部分基于确定总线上的下一数据值是否将从有效状态转变为停放状态来对总线上的输入数据(例如，来自多个源/总线)编码。
此外，本文所讨论的技术能够应用于各种计算系统(例如，非移动设备，诸如台式计算机、服务器、工作站等，以及移动设备，诸如智能电话、平板电脑、UMPC(超便携移动个人电脑)、膝上型电脑、超级本TM(UltrabookTM)计算设备、可穿戴设备(诸如智能手表、智能眼镜)等)，包括参照图1-9讨论的那些技术。更具体地，图1示出了根据实施例的计算系统100的框图。系统100包括一个或多个代理102-1至102-M(本文中统称为“代理(agents)102”或更一般性地称为“代理(agent)102”)。在实施例中，代理102中的一个或多个是计算系统的组件，所述计算系统诸如为参照图1-9所讨论的计算系统。
如图1中所示，代理102经由网络架构104通信。在一个实施例中，网络架构104包括允许各种代理(诸如计算设备)传递数据的计算机网络。在实施例中，网络架构104包括经由串行(如，点对点)链路和/或共享的通信网络(在实施例中被配置为环形)通信的一个或多个互连(或互连网络)。每条链路可以包括一个或多个通道(lane)。例如，一些实施例促进允许与全缓冲双在线存储器模块(FBD)通信的链路上的组件调试或验证，例如，其中FBD链路是耦合存储器模块到主控制器设备(诸如处理器或存储器集线器)的串行链路。调试信息由FBD通道主机发送，从而调试信息沿着通道被通道业务追踪捕获工具(如一个或多个逻辑分析器)观测到。
在一个实施例中，系统100支持分层协议方案，该方案包括物理层、链路层、路由层、传输层和/或协议层。网络架构104进一步促进点对点或共享网络中从一个协议(例如，缓存处理器或缓存感知存储器控制器)到另一个协议的数据传输(例如，以分组的形式)。此外，在一些实施例中，网络架构104提供遵循一个或多个缓存一致性协议的通信。
另外，如图1中箭头的方向所示，代理102能够经由网络架构104发送和/或接收数据。因此，一些代理使用单向链路，而其他的使用双向链路用于通信。例如，一个或多个代理(诸如代理102-M)发送数据(如，经由单向链路106)，(一个或多个)其他代理(诸如代理102-2)接收数据(如，经由单向链路108)，而某些(一个或多个代理(诸如代理102-1)发送和接收数据(如，经由双向链路110)。
另外，代理102中的至少一个是本地代理而代理102中的一个或多个是请求或缓存代理。通常，请求/缓存代理发送访问相应“本地代理”相关联的存储器地址的(一个或多个)请求到本地节点代理。此外，在实施例中，代理102中的一个或多个(仅示出一个代理102-1)具有对诸如为存储器120的存储器(其能够专用于代理或与其他代理共享)的访问。在一些实施例中，代理102中的每一个(或至少一个)耦合到与代理在相同芯片上或由代理可访问的存储器120。此外，如图1所示，代理102包括EDBI编码器逻辑160以支持用于OR链式总线的EDBI编码操作，正如本文中所讨论的。
图2是按照实施例的计算系统200的框图。系统200包括多个插槽202-208(示出4个，而一些实施例能够具有更多或更少的插槽)。每个插槽包括处理器。另外，系统200中的各个代理能够包括逻辑160。即使逻辑160仅在项202和MC2/HA2中示出，逻辑160可以被提供在系统200的其他代理中。此外，取决于实现，系统中能够存在更多或更少的逻辑块。另外，每个插槽经由点对点(PtP)链路或诸如为快速通道互连(QPI)、MIPI(移动产业处理器接口)等的差分互连来耦合到其他插槽。如关于图1的网络架构104讨论的，每个插槽耦合到系统存储器的本地部分，例如，由包括动态随机访问存储器(DRAM)的多个双列直插式存储器模块(DIMM)形成的。
在另一个实施例中，网络架构应用于任意片上系统(SoC或SOC)应用，使用定制或标准接口，诸如，用于AMBA(高级微控制器总线架构)的ARM兼容接口、OCP(开放核心协议)、MIPI(移动产业处理器接口)、PCI(外设部件互连)或PCIe(外设部件互连高速扩展)。
一些实施例使用在未对IP资源本身作任何改变的诸如为基于PCI的系统的基于PC(个人计算机)的系统中能够使用异构资源的技术，诸如AXI/OCP技术。实施例提供两种非常薄的硬件块，这里称为Y单元和垫片(shim)，其能够被用于将AXI/OCPIP插入自动生成的互连架构以创建PCI兼容系统。在一个实施例中，Y单元的第一(例如，北向)接口连接到与诸如为直接媒体接口(DMI)总线、PCI总线或外设部件互连高速扩展(PCIe)总线的PCI兼容总线接口的适配器块。第二(例如，南向)接口直接连接到诸如为AXI/OCP互连的非PC互连。在各种实现中，该总线可以是OCP总线。
在一些实施例中，Y单元通过将PCI配置周期转换为目的IP能够理解的事物来实现PCI枚举。该单元还执行从可重定位的PCI地址到固定的AXI/OCP地址的地址转换，反之亦然。Y单元可以进一步实现排序机制来满足制造者-消费者模型(例如，PCI制造者-消费者模型)。依次地，独立的IP经由专用的PCI垫片连接到互连。每个垫片可以实现相应IP的完整的PCI头。Y单元路由对PCI头以及设备存储器空间的全部访问到垫片。垫片消耗全部的头读/写交易并将其他交易传递到IP。在一些实施例中，垫片还实现IP的全部功率管理特征。
因此，并非为单片兼容性块，实现Y单元的实施例采用分布式方案。诸如为地址转换和排序的全部IP上共用的功能性在Y单元中实现，而诸如为功率管理、错误处理等的IP专用功能性在为该IP定制的垫片中实现。
以这种方式，新IP能够以最小的改变被加入到Y单元。例如，在一个实现中，改变可以通过在地址重定向表中加入新条目而发生。当垫片是IP专用的时，在一些实现中，大量的功能性(例如，超过90％)是全部IP上共用的。这使得能够为新IP快速重配置现有垫片。一些实施例因此还使得能够在没有修改的情况下使用自动生成的互连架构。在点对点总线架构中，设计互连架构能够是具有挑战性的任务。上面描述的Y单元方案以最小的付出来平衡工业生态系统到PCI系统中，并不需要对工业标准工具进行任何修改。
如图2中所述，每个插槽耦合到存储器控制器(MC)/本地代理(HA)(诸如MC0/HA0到MC3/HA3)。存储器控制器耦合到相应本地存储器(标记为MEM0到MEM3)，该本地存储器能够为系统存储器的一部分(诸如图7的存储器712)。在一些实施例中，存储器控制器(MC)/本地代理(HA)(诸如MC0/HA0到MC3/HA3)能够与图1的代理102-1相同或相似，以及被标记为MEM0到MEM3的存储器能够与参照本文的任意附图讨论的存储器设备相同或相似。另外，在一个实施例中，MEM0到MEM3能够被配置为镜像数据，例如，主和从。此外，在一些实施例中，系统200的一个或多个组件能够被包括在相同的集成电路芯片中。
进一步地，至少一个实现(诸如图2中所示)能够用于具有镜像的插槽无粘接配置。例如，分配给存储器控制器(诸如MC0/HA0)的数据被镜像到PtP链路上的另一个存储器控制器(诸如MC3/HA3)。
组合总线的一些解决方案可以包括：
(1)具有一条附加线的总线编码方案的数据总线反转(DBI)。DBI计算当前总线值和待发送的下一个数据值之间的汉明距离(DH)。如果DH大于总线宽度的一半，附加线的值被设置为逻辑“1”并且下一总线值被设置为反转的下一个数据值。否则，附加线被设置为逻辑“0”并且下一总线值被设置为等于下一个数据值；以及
(2)权重编码(WC)计算下一个数据值中逻辑“1”的数量。如果所计算的数量大于总线宽度的一半，下一总线值被设置为反转的数据值。WC也可以使用附加线指示总线值是否被反转。
在一个实施例中，EDBI编码器逻辑160基于以下来工作：(a)EDBI逻辑160确定下一数据值是否将从有效变为“停放”状态。如果是，EDBI逻辑考虑(1)当前总线值和待发送的下一数据值之间的DH、和(2)下一数据值的权重(W)两者来确定总线上的比特值的切换(toggling)；以及(b)否则，EDBI逻辑160类似于DBI编码地执行。
对于从多个源收集数据(例如，使用OR树)的总线，数据停放在数据传输的末尾执行。例如，多组(bank)存储器可以由OR树耦合在一起(例如，在每对存储器组的输出与逻辑OR门组合并馈送到下一级以与链中下一存储器组的输出进行逻辑OR的链中)。在这样的示例(例如，提供全部为0值的数据停放)中，并且在数据停放在数据传输的末尾执行之处，以前的诸如为DBI或WC编码的总线编码方案能够提高数据传输行为，分别如图3A和3B中所示。更具体地，图3A示出了DBI编码如何将比特转换的数量从4增加到6以及图3B示出了WC编码如何将比特转换的数量从4增加到6。相比之下，EDBI可以确保它的编码技术降低(或维持)用于任意数据总线值的数据转换行为的水平，甚至是在请求数据停放时。
图4示出根据实施例的增强数据总线反转(EDBI)编码器逻辑160的框图。在实施例中，停放状态被假定为全部是0。而且，本文所讨论的技术能够应用到(a)总线的全部比特或(b)通过将总线分解为单个的组来应用，其中，所述单个的组被分别编码。
如图4中所示，EDBI编码器逻辑160使用一条附加线执行总线编码(即，从n比特未编码数据到(n+1)比特编码数据)，其类似于传统的DBI和WC(因此，EDBI逻辑不增加任何额外开销)。如果假设下一数据传输之后伴随数据停放操作，则命名为“flag_Parking”的一比特标志(或附加线)被设置为1(或取决于实现，为另一个值)并且EDBI判决块逻辑600考虑：(1)当前总线值(Yt-1)与下一个数据值(Xt)之间的DH；以及(2)下一数据值的权重(W)。否则，EDBI判决块逻辑600以与实施例中的DBI编码相似的方式操作。
而且，如图4中所示，未编码的数据被馈送到多路复用器402(例如，直接地以及通过反相器404)。然后，逻辑600决定选择多路复用器402的哪一个输入以馈送到触发器406并作为编码数据输出。
图5示出按照实施例的提供EDBI编码的方法500的流程图。在一个实施例中，参照图1-4和6-9讨论的各个组件能够用于执行参照图5讨论的一个或多个操作。在实施例中，方法500在诸如为图1的EDBI编码器逻辑1600的逻辑中实现。
参见图5，在操作502处，确定flag_Parking是否被肯定(例如，设置为‘1’)。如果是，则在操作504处，将下一个数据值（Xt)和当前总线值(Yt-1)的组合的权重(如逻辑上示出为异或(XOR))加上下一个数据值(Xt)的权重与n(其为如图4示出的输入总线的宽度)比较。如果所述权重的组合大于n，则操作506拾起下一总线值，作为反转的未编码/输入数据，并且附加线上的信号被肯定(例如，设置为逻辑‘1’)。如果该组合不大于n，则操作508拾起下一总线值作为等于未编码/输入数据，并且附加线上的信号未被肯定(例如，设置为逻辑‘0’)。备选地，如果在操作502处，确定flag_Parking为未被肯定(例如，设置为‘0’)，则操作510确定下一个数据值(Xt)与当前总线值(Yt-1)的逻辑上XOR的权重是否大于n的一半。如果是，则方法500继续到操作506；否则，在操作510之后执行操作508。
图6示出根据实施例的EDBI判决块逻辑600。如图所示，EDBI判决块逻辑600包括多路复用器602以(例如，基于flag_Parking标志的状态)在总线宽度的一半(0.5n)与下一个数据值(Xt)的权重之间选择。接着，多路复用器602的输出与下一个数据值(Xt)与当前总线值(Yt-1)的逻辑上XOR的权重组合(即，由加法器604加到该权重)。加法器604的输出由比较器606与n比较，并且接着，比较结果由反相器(在图6中未示出，而例如在图4中被标记为INV)反转(在被馈送为图4的多路复用器402的选择信号前)。
在一些实施例(例如，假设数据发送器从停放状态开始发送数据，接着，发送2-突发数据并返回到停放状态)中，当与WC和DBI编码相比较时，提议的EDBI编码达到更低的比特转换概率，例如，对4比特数据组执行WC或DBI能够得到至约0.44的降低的比特转换概率。在上述假设之下，在根本不使用总线编码方案时，比特转换概率约为0.5。
而且，一些实施例能够确定使用OR树或菊花链从多个源收集数据的总线的最终值。例如，EDBI逻辑160反转比特以确保组合的数据转换行为尽可能低；然而，其他解决方案(诸如DBI或WC编码)不考虑最终的停放状态，例如，导致数据转换行为增加。因此，一些实施例降低与OR树或菊花链耦合的总线的功耗。接着，节省的功率预算能够延长包括总线的计算系统的电池的寿命和/或用于改善性能。
图7示出计算系统700的实施例的框图。图1中代理102中的一个或多个可以包括计算系统700的一个或多个组件。另外，系统700的多个组件包括如图7所示的逻辑160。然而，逻辑160可以被提供在遍及系统700的位置中，包括或不包括示出的那些。例如，逻辑160能够被提供在存储器712的内部以及存储器712的接口处，或其他块处。因此，逻辑160能够被布置在任何需要停放(一个或多个)数据值的地方。计算系统700包括耦合到互连网络(或总线)704的一个或多个中央处理单元(CPU)702(本文中统称为“处理器(processors)702”或更一般性地称为“处理器(processor)702”)。参照图1-6讨论的操作能够由系统700的一个或多个组件执行。
处理器702能够是任意类型的处理器，诸如，通用处理器、网络处理器(其处理计算机网络705上通信的数据)等(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。而且，处理器702具有单个或多个核设计。具有多个核设计的处理器702在同一集成电路(IC)芯片上集成不同类型的处理器核。另外，具有多个核设计的处理器702能够被实现为对称或不对称的多处理器。
处理器702包括在不同的实施例中专用和/或共享的一个或多个缓存。通常，缓存存储对应于存储在别处或较早计算的原始数据的数据。为了降低存储器访问延迟，一旦数据被存储在缓存中，将来的使用能够通过访问被缓存的复本来进行，而非预取或重新计算原始数据。缓存能够是诸如一级(L1)缓存、二级(L2)缓存、三级(L3)缓存、中间级缓存、末级缓存(LLC)等的任何类型的缓存，以存储系统700的一个或多个组件利用的电子数据(例如，包括指令)。另外，(一个或多个)这样的缓存能够位于各种位置(例如，到本文讨论的计算系统的其他组件内部)。
芯片集706能够额外被耦合到互连网络704。进一步地，芯片集706包括图形存储器控制集线器(GMCH)708。GMCH708包括耦合到存储器712的存储器控制器710。存储器712存储数据，例如，包括由处理器702或与计算系统700的组件通信的任意其他设备执行的指令序列。另外，在一个实施例中，存储器712包括一个或多个易失性存贮器(或存储器)设备，诸如随机访问存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)等。还能够利用非易失性存储器，诸如硬盘。额外的设备能够耦合到互连网络704，诸如多处理器和/或多系统存储器。
GMCH708进一步包括耦合到显示设备716(例如，在实施例中，经由图形加速器)的图形接口714。在一个实施例中，图形接口714经由加速图形端口(AGP)或外设组件互连(PCI)(或PCI高速扩展(PCIe)接口)耦合到显示设备716。在实施例中，显示设备716(诸如平板显示器)通过例如信号转换器耦合到图形接口714，该信号转换器将在诸如为视频存储器或系统存储器(例如，存储器712)的存贮设备中存储的图像的数字表示转换为由显示器716解释并显示的显示信号。
如图7所示，集线器接口718将GMCH708耦合到输入/输出控制集线器(ICH)720。ICH720提供至耦合到计算系统700的输入/输出(I/O)设备的接口。ICH720通过外围桥(或控制器)724耦合到总线722，诸如与PCIe规范兼容的外围组件互连(PCI)桥、通用串行总线(USB)控制器、I2C(通信接口)等。桥724提供处理器702和外围设备之间的数据路径。还能够利用其他类型的拓扑。另外，多条总线能够耦合到ICH720，例如通过多个桥或控制器。进一步地，总线722能够包括其他类型和配置的总线系统。而且，在各个实施例中，耦合到ICH720的其他外设包括集成驱动器电子设备(IDE)或(一个或多个)小型计算机系统接口(SCSI)硬盘驱动器、(一个或多个)USB端口、(一个或多个)I2C设备、键盘、鼠标、(一个或多个)并行端口、(一个或多个)串行端口、(一个或多个)软盘驱动器、数字输出支持(例如，数字视频接口(DVI))等。
总线722耦合到音频设备726、一个或多个磁盘驱动器728、以及网络适配器730(在实施例中，其为NIC)。在一个实施例中，耦合到总线722的网络适配器730或其他设备与芯片集706通信。另外，在一些实施例中，多个组件(诸如网络适配器730)耦合到GMCH708。此外，处理器702和GMCH708能够组合以形成单一芯片。在实施例中，存储器控制器710被提供在CPU702中的一个或多个中。进一步地，在实施例中，GMCH708和ICH720被并入外设控制集线器(PCH)中。
另外，计算系统700包括易失性和/或非易失性存储器(或存贮器)。例如，非易失性存储器包括下列中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、磁盘驱动器(例如，728)、软盘、只读光盘(CD-ROM)、数字通用盘(DVD)、闪存、磁-光盘、或能够存储电子数据(例如，包括指令)的其他类型的非易失性机器可读介质。
在实施例中，存储器712包括下列中的一个或多个：操作系统(O/S)732、应用程序734、和/或设备驱动器736。存储器712还能够包括专用于存储器映射I/O(MMIO)操作的区域。作为存储器管理操作的一部分，存储在存储器712中的程序和/或数据被交换到磁盘驱动器728中。执行(一个或多个)应用程序734(例如，在(一个或多个)处理器702上)以与耦合到网络705的一个或多个计算设备通信一个或多个分组。在实施例中，分组是由从至少一个发送器向至少一个接收器(例如，在诸如为网络705的网络上)发送的一个或多个电信号编码的一个或多个符号和/或值序列。例如，每个分组具有包括用于路由和/或处理分组的多个信息的头，诸如源地址、目标地址、分组类型等。每个分组具有包括原始数据(或内容)的负荷，分组在计算网络(诸如网络705)上的多个计算设备之间传递。
在实施例中，应用程序734利用O/S732例如通过设备驱动器736与系统700的多个组件通信。因此，设备驱动器736包括特定于网络适配器730的命令以提供O/S732与网络适配器730、或例如经由芯片集706耦合到系统700的其他I/O设备之间的通信接口。
在实施例中，O/S732包括网络协议栈。协议栈通常称为执行以处理在网络705上发送的分组的过程或程序集，其中分组遵循指定的协议。例如，使用TCP/IP栈处理TCP/IP(传输控制协议/互联网协议)分组。设备驱动器736指示存储器712中将例如经由协议栈处理的缓存。
网络705能够包括任意类型的计算机网络。网络适配器730能够进一步包括直接存储器访问(DMA)引擎，该引擎将分组写入分配给可用描述符(例如，存储在存储器712中)的缓存(例如，存储在存储器712中)以在网络705上发送和/或接收数据。另外，网络适配器730包括网络适配器控制器逻辑(诸如，一个或多个可编程处理器)以执行适配器相关的操作。在实施例中，适配器控制器是MAC(媒体访问控制)组件。网络适配器730进一步包括存储器，例如任意类型的易失性/非易失性存储器(例如，包括一个或多个缓存和/或参照存储器712讨论的其他存储器类型)。
图8示出了根据实施例的在点对点(PtP)配置中部署的计算系统800。具体地，图8示出了处理器、存储器、以及输入/输出设备通过多个点对点接口互连的系统。参照图1-7讨论的操作能够由系统800的一个或多个组件来执行。
如图8中所示，系统800包括若干处理器，为清楚起见，仅示出两个处理器802和804。处理器802和804中的每一个包括本地存储器控制器集线器(MCH)806和808以使能与存储器810和812的通信。存储器810和/或812存储多种数据，诸如参照图8的存储器812讨论的那些数据。如图8中所示，处理器802和804(或系统800的其他组件，诸如芯片集820、I/O设备843等)还能够包括一个或多个缓存，诸如参照图1-7讨论的缓存。
在实施例中，处理器802和804是参照图8讨论的处理器802中的一个。处理器802和804分别使用PtP接口电路816和818经由点对点(PtP)接口814交换数据。另外，处理器802和804中的每一个能够使用点对点接口电路826、828、830和832经由单独的PtP接口822和824与芯片集820交换数据。芯片集820能够进一步例如使用PtP接口电路837经由高性能图形接口836与高性能图形电路834交换数据。
在至少一个实施例中，在处理器802、804中的一个或多个和/或芯片集820中提供逻辑160。然而，其他实施例可以存在于图8的系统800内的其他电路、逻辑单元、或设备中。此外，其他实施例可以分布于图8中示出的若干电路、逻辑单元、或设备中。例如，系统800的多个组件包括图1的逻辑160。然而，能够在遍布系统800的位置提供逻辑160，包括或除了示出的那些位置。
芯片集820使用PtP接口电路841与总线840通信。总线840具有与其通信的一个或多个设备，诸如总线桥842和I/O设备843。经由总线844，总线桥842与其他设备通信，诸如键盘/鼠标845、通信设备846(诸如调制解调器、网络接口设备、或与计算机网络805通信的其他通信设备)、音频I/O设备、和/或数据存储设备848。数据存储设备848存储由处理器802和/或804执行的代码849。
在一些实施例中，本文中讨论的一个多个组件能够具体化为片上系统(SOC)设备。图9示出了按照实施例的SOC封装的框图。如图9中所图示，SOC902包括一个或多个中央处理单元(CPU)核920、一个或多个图形处理器单元(GPU)核930、输入/输出(I/O)接口940、以及存储器控制器942。SOC封装902的多个组件耦合到诸如本文中参照其他附图讨论的互连或总线。另外，SOC封装902可以包括更多或更少的组件，诸如本文中参照其他附图所讨论的那些组件。进一步地，SOC封装920的每一个组件可以包括一个或多个其他组件，例如，如本文中参照其他附图所讨论的。在一个实施例中，SOC封装902(及其组件)被提供在一个或多个集成电路(IC)芯片上，例如，所述芯片被封装到单个半导体设备中。
如图9中所图示，SOC封装902经由存储器控制器942耦合到存储器960(其能够与本文中参照其他附图讨论的存储器相似或相同)。在实施例中，存储器960(或其一部分)能够被集成在SOC封装902上。
I/O接口940耦合到一个或多个I/O设备970，例如，经由诸如本文中参照其他附图讨论的互连和/或总线。(一个或多个)I/O设备970包括键盘、鼠标、触摸板、显示器、图像/视频捕获设备(诸如，照相机或摄像机/录像机)、触摸屏、扬声器等中的一个或多个。此外，在实施例中，SOC封装902包括/集成有逻辑160。备选地，逻辑160被提供在SOC封装902的外部(即，作为分立逻辑)。
下面的示例属于进一步的实施例。示例1包括装置，该装置包括：耦合到数据总线的接收器，该接收器用以接收输入数据；控制逻辑，耦合到接收器，用以确定数据总线上的下一数据值是否将从有效值转变为停放状态；以及编码逻辑，用以至少部分基于确定数据总线上的下一数据值是否将从有效值转变为停放状态来对输入数据编码。示例2包括示例1的装置，其中，编码逻辑用以至少部分基于当前总线值和下一数据值之间的汉明距离与下一数据值的权重的比较来对输入数据编码。示例3包括示例1的装置，其中，编码逻辑至少部分基于下一数据值的权重与总线的宽度的比较来引起下一数据值反转。示例4包括示例1的装置，其中，输入数据来自多个源。示例5包括示例4的装置，其中所述多个源包括多条总线。示例6包括示例4的装置，其中，所述多个源被耦合在菊花链配置中。示例7包括示例4的装置，其中，所述多个源被耦合在OR树配置中。示例8包括示例1的装置，其中，编码逻辑利用附加比特对来自所述多个总线的输入数据编码。示例9包括示例1的装置，其中，编码逻辑、控制逻辑、具有一个或多个处理器核的处理器、以及存储器在同一集成设备上。
示例10包括方法，该方法包括：至少部分基于确定总线上的下一数据值是否将从有效值转变为停放状态来对总线上的输入数据编码。示例11包括示例10的方法，进一步包括至少部分基于当前总线值和下一数据值之间的汉明距离与下一个数据值的权重的比较来对所述输入数据编码。示例12包括示例10的方法，进一步包括至少部分基于下一个数据值的权重与总线的宽度的比较来引起下一个数据值的反转。示例13包括示例10的方法，其中，输入数据来自多个源。示例14包括示例13的方法，其中所以多个源包括多条总线。示例15包括示例13的方法，其中，所述多个源被耦合在菊花链配置中。示例16包括示例13的方法，其中，所述多个源被耦合在OR树配置中。示例17包括示例10的方法，进一步包括利用附加比特对来自所述多个总线的输入数据编码。
示例18包括系统，该系统包括：显示设备；处理器，耦合到所述显示设备以使所述显示设备显示一个或多个存储在存储器中的图像；逻辑，耦合到所述处理器，用以至少部分基于确定所述总线上的下一数据值是否将从有效值转变为停放状态来对总线上的输入数据编码。示例19包括示例18的系统，其中，所述逻辑至少部分基于当前总线值和下一数据值之间的汉明距离与下一数据值的权重的比较来对输入数据编码。示例20包括示例18的系统，其中，所述逻辑至少部分基于下一个数据值的权重与总线的宽度的比较来引起下一个数据值的反转。示例21包括示例18的系统，其中，输入数据来自多个源。示例22包括示例21的系统，其中，所述多个源包括多条总线。示例23包括示例21的系统，其中，所述多个源被耦合在菊花链配置中。示例24包括示例21的系统，其中，所述多个源被耦合在OR树配置中。示例25包括示例18的系统，其中，所述逻辑利用附加比特对来自所述多个总线的输入数据编码。
示例26包括装置，该装置包括：执行任意前述示例中给出的方法的部件。
示例27包括机器可读存储器，包括机器可读指令，当执行机器可读指令时，实现任意前述示例中给出的方法或装置。
在多个实施例中，例如，参照图1-9在本文中所讨论的操作被实现为硬件(例如，电路)、软件、固件、微代码、或其组合，其能够被提供为计算机程序产品，例如，包括存储有用于对计算机编程以执行本文讨论的过程的指令(或软件过程)的有形的(如非瞬态)机器可读或(例如，非瞬态)计算机可读介质。另外，术语“逻辑”可以包括示例方式的软件、硬件、或软件和硬件的组合。机器可读介质可以包括诸如关于图1-9讨论的存储设备的存储设备。另外，这种计算机可读介质能够被下载为计算机程序产品，其中可以经由通信链路(例如，总线、调制解调器或网络连接)通过载波或其他传播介质中的数据信号来将所述程序从远程计算机(例如，服务器)传递到请求计算机(例如，客户端)。
说明书中引用“一个实施例”或“实施例”意指结合实施例描述的具体的特征、结构、或特性可以被包括在至少一个实现中。本说明书中各处出现的短语“在一个实施例中”可以全部或可以不全部指相同的实施例。
此外，在描述和权利要求书中，可以使用术语“耦合的”和“连接的”以及它们的派生物。在一些实施例中，“连接的”可以被用于指示两个或更多的元件彼此直接物理或电接触。“耦合的”可以意指两个或更多的元件直接物理或电接触。然而，“耦合的”还可以意指两个或更多的元件彼此可以不直接接触，而是仍然可以彼此协作或交互。
因此，尽管已经以特定于结构特征和/或方法动作的语言描述了实施例，需要理解的是请求保护的主题可以不限于所描述的具体特征或动作。相反，具体特征和动作作为实现所请求保护的主题的样本形式被公开。

Claims (25)

1.一种用于OR链式总线的增强数据总线反转编码的装置，该装置包括：接收器，被耦合到数据总线，所述接收器用以接收输入数据；
控制逻辑，耦合到所述接收器，用以确定所述数据总线上的下一个数据值是否将从有效值转变为停放状态；以及
编码逻辑，用以至少部分基于确定所述总线上的所述下一数据值是否将从所述有效值转变为所述停放状态来对所述输入数据编码。
2.如权利要求1所述的装置，其中，所述编码逻辑至少部分基于当前总线值和所述下一个数据值之间的汉明距离与所述下一个数据值的权重的比较来对所述输入数据编码。
3.如权利要求1所述的装置，其中，所述编码逻辑至少部分基于所述下一个数据值的权重与所述总线的宽度的比较来引起所述下一个数据值的反转。
4.如权利要求1所述的装置，其中，所述输入数据要来自于多个源。
5.如权利要求4所述的装置，其中，所述多个源要包括多个总线。
6.如权利要求4所述的装置，其中，所述多个源要被耦合在菊花链配置中。
7.如权利要求4所述的装置，其中，所述多个源要被耦合在OR树配置中。
8.如权利要求1所述的装置，其中，所述编码逻辑要利用附加比特对来自所述多个总线的所述输入数据编码。
9.如权利要求1所述的装置，其中，所述编码逻辑、所述控制逻辑、具有一个或多个处理器核的处理器、以及存储器在同一集成设备上。
10.一种用于OR链式总线的增强数据总线反转编码的方法，所述方法包括：
至少部分基于确定总线上的下一数据值是否将从有效值转变为停放状态来对所述总线上的输入数据编码。
11.如权利要求10所述的方法，进一步包括至少部分基于当前总线值和所述下一个数据值之间的汉明距离与所述下一个数据值的权重的比较来对所述输入数据编码。
12.如权利要求10所述的方法，进一步包括至少部分基于所述下一个数据值的权重与所述总线的宽度的比较来引起所述下一个数据值的反转。
13.如权利要求10所述的方法，其中，所述输入数据来自多个源。
14.如权利要求13所述的方法，其中，所述多个源包括多个总线。
15.如权利要求13所述的方法，其中，所述多个源被耦合在菊花链配置中。
16.如权利要求13所述的方法，其中，所述多个源被耦合在OR树配置中。
17.如权利要求10所述的方法，进一步包括利用附加比特对来自所述多个总线的输入数据编码。
18.一种用于OR链式总线的增强数据总线反转编码的系统，所述系统包括：
显示设备；
处理器，耦合到所述显示设备以使得所述显示设备显示一个或多个存储在存储器中的图像；
逻辑，耦合到所述处理器，以至少部分基于确定所述总线上的下一数据值是否将从有效值转变为停放状态来对所述总线上的输入数据编码。
19.如权利要求18所述的系统，其中，所述逻辑至少部分基于当前总线值和所述下一个数据值之间的汉明距离与所述下一个数据值的权重的比较来对所述输入数据编码。
20.如权利要求18所述的系统，其中，所述逻辑至少部分基于所述下一个数据值的权重与所述总线的宽度的比较来引起所述下一数据值的反转。
21.如权利要求18所述的系统，其中，所述输入数据要来自于多个源。
22.如权利要求21所述的系统，其中，所述多个源要包括多个总线。
23.如权利要求18所述的系统，其中，所述逻辑要利用附加比特对来自所述多个总线的所述输入数据编码。
24.一种机器可读介质，包括代码，当所述代码被执行时，使机器执行权利要求10至17中任一项所述的方法。
25.一种装置，包括执行如权利要求10至17中任一项所述的方法的部件。
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