CN105708497B - 一种高频超声激励电路和高频血管内超声系统 - Google Patents
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Abstract
本申请提供一种高频超声激励电路和高频血管内超声系统，所述电路包括：时间延迟电路，所述延时电路包括：与所述现场可编辑门阵列中的激励电路的第一输出端相连的第一延时电路，与所述现场可编辑门阵列中的激励电路的第二输出端相连的第二延时电路，所述第一延时电路用于对激励电路中的第一开关管的导通时间进行亚纳秒量级范围内调整，所述第二延时电路用于对激励电路中的第二开关管的导通时间进行亚纳秒量级调整；通过所述FPGA和所述时间延迟电路配合使用，提高了驱动信号和驱动信号的时间延迟的控制精度，进而提高所述高频血管内超声系统的图像质量。
Description
技术领域
本申请涉及电子电路技术领域，更具体地说，涉及一种高频超声激励电路和高频血管内超声系统。
背景技术
在超高频血管内超声系统(intravenous ultrasound，IVUS)中，为了获得更优的血管组织分辨率，超声换能器激励频率通常高达60MHz。高频激励电路通常采用金属-氧化物半导体场效应管(metal-oxide semiconductor FET，简称MOSFET)作为功率激励器件。为了提高电源效率，MOSFET工作在开关状态。60MHz的开关频率，要求MOSFET管打开和关闭控制的时间准确度在1个纳秒以下。MOSFET管开关时间稍有偏差就可能导致激励频率不准确、激励电压不稳定、激励波形畸变、电路故障(MOSFET管损坏)，从而降低超高频血管内超声系统的成像质量和系统可靠性。
参见图1和图2，现有的血管内超声系统采用FPGA(Field－Programmable GateArray，FPGA以下简称FPGA)或MCU20输出阶跃信号201到时间延时电路30；反向器NOT1和延时线A的时间延迟经过与门AND后，在C点形成等于激励脉冲周期的一半单脉冲207。延时线B和延时线C分别对与门AND输出的脉冲信号进行延时，经过驱动电路40进行功率放大后，控制激励电路60输出对换能器60的激励信号206。在该方案中，激励信号206的频率由时间延时电路中的反向器NOT1和延时线A决定，不能由根据换能器60的特性灵活调整。另一缺点是，延时线B和延时线C的时间延迟准确度会对激励信号的幅度和相位产生显著影响，可能引起电路故障或降低图像质量。例如由于延时线B和延时线C的设置误差，可能会引起D点驱动信号208的负脉冲与E点209的正脉冲重叠，而可能导致上管M1和下管M2同时导通，引起电路故障，或由于上管M1或下管M2导通时间过短，导致激励信号206的正电压或负电压过低，产生的超声信号过小，而引起图像质量降低。通常延时线的时间延迟的精度和误差都较大，延迟调整步长大多在几个纳秒以上，例如maxim公司的DS140U芯片的最小时间调整步长是4纳秒，误差高达20％。对于60MHz以上激励频率的血管内超声系统，半个周期小于8.4纳秒。对于使用DS140U芯片，时间延迟相对误差高达9.5％，因而，该激励方案不能准确调整驱动信号208和209的相对延迟τ，可能会引起电路故障或图像质量降低。
针对于图1中存在的问题，参见图3，现有的另一种实现方案是，采用FPGA20直接产生延迟信号，取代时间延时电路30，该方案可以由软件根据换能器60特性灵活调整激励信号206的频率。但是经研究发现，尽管FPGA20输出端口的时间延迟差异可以忽略，但是由于驱动电路40中的反向器NOT2、功率驱动器41、上管M1和下管M2的响应特性差异，其累计时间延迟差异通常在1个纳秒以上，仍然存在不能准确调整驱动信号208和209的相对时间延迟τ的问题，引起电路故障和图像质量降低的根源仍然存在。
以上提到现有两种高频血管内超声系统的换能器激励电路方案，由于驱动信号204和驱动信号205的时间延迟控制精度低，用于产生60MHz以上激励信号时，可能会导致电路故障或成像质量降低的问题。
发明内容
有鉴于此，本发明实施例提供一种高频超声激励电路和高频血管内超声系统，以实现降低电路的故障概率、提高成像质量。
为实现上述目的，本发明实施例提供如下技术方案：
一种高频超声激励电路，包括：
晶振；
现场可编辑门阵列，所述现场可编辑门阵列的锁相环与所述晶振的输出端相连；
延时电路，所述延时电路包括：与所述现场可编辑门阵列中的激励电路的第一输出端相连的第一延时电路，与所述现场可编辑门阵列中的激励电路的第二输出端相连的第二延时电路，所述第一延时电路用于对激励电路中的第一开关管的导通时间进行亚纳秒量级范围内调整，所述第二延时电路用于对激励电路中的第二开关管的导通时间进行亚纳秒量级调整；
驱动电路，所述驱动电路包括：输入端与所述第一延时电路的输出端相连的反相器，输入端与所述反相器输出端相连的第一功率驱动器，输入端与所述第二延时电路的输出端相连的第二功率驱动器；
激励电路，所述激励电路中的第一开关管的控制端通过第一隔直电容与所述第一功率驱动器的输出端相连，所述激励电路中的第二开关管的控制端通过第二隔直电容与所述第二功率驱动器的输出端相连；
阳极与所述第一开关管的第一端相连的第一二极管；
阴极与所述第二开关管的第一端相连的第二二极管；
主绕组第一端与所述第一二极管的阴极、第二二极管的阳极相连的高频变压器，所述高频变压器的主绕组的第二端接地；
串联在所述高频变压器的次级绕组的第一端和第二端之间的换能器，所述次级绕组的第二端接地。
优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路均包括：
第一电阻；
与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
一端与所述第一电阻的第二端相连、另一端接地的第三电容；
其中，所述第一电阻为可调电阻和/或所述第三电容为可调电容，所述第一电阻的第一端作为延时电路的输入端，所述第一电阻的第二端作为延时电路的输出端。
优选的，上述高频超声激励电路中，所述第一延时电路调节所述第一开关管的导通时间变化量的变化范围不小于预设值；所述第二延时电路调节所述第二开关管的导通时间变化量的变化范围不小于预设值；
所述预设值为锁相环PLL输出的一个高频时钟周期。
优选的，上述高频超声激励电路中，所述激励电路包括：
第一开关管和第二开关管；
阳极与所述第一开关管的控制端相连、阴极与所述第一开关管的第二端相连的第四二极管；
一端与第一供电电源和所述第一开关管的第二端相连、另一端接地的第四电容；
与所述第四二极管并联的第二电阻；
阳极与所述第二开关管的控制端相连、阴极与所述第二开关管的第二端相连的第五二极管；
一端与第二供电电源和所述第二开关管的第二端相连、另一端接地的第五电容；
与所述第五二极管并联的第三电阻。
优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路内均设置有LC振荡电路，所述LC振荡电路中的电感的感抗值和/或电容的容抗值可调。
优选的，上述高频超声激励电路中，所述第一延时电路和第二延时电路均包括：
第一电阻；
与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
一端与所述第一电阻的第二端相连、另一端接地的第三电容；
输入端与所述第一电阻第二端相连的LC振荡电路；
其中，所述第一电阻的阻值、所述第三电容的电容值、所述LC振荡电路中的电感的感抗值和/或所述LC振荡电路中的电容的容抗值可调，所述第一电阻的第一端作为延时电路的输入端，所述LC振荡电路的输出端作为延时电路的输出端。
一种高频血管内超声系统，应用有上述任意一项公开的高频超声激励电路。
基于上述技术方案，本发明实施例提供的高频超声激励电路，通过在所述FPGA与所述驱动电路之间设置所述时间延时电路，所述时间延时电路中的第一延时电路的设置使得所述激励电路中第一开关管(上管)的导通时间产生了τ1时间的延时，第二延时电路的设置使得所述第二开关管(下管)的导通时间产生了τ4时间的延时，通过合理的设置所述第一延时电路和第二延时电路的延时参数，可对所述第一开关管和第二开关管的导通时间进行亚纳秒量调整。进而通过所述FPGA和所述时间延时电路配合使用，提高了驱动信号和驱动信号的时间延迟的控制精度，进而实现了所述第一开关管和第二开关管的导通时间和延时的精确控制，可使得输出的激励脉冲幅度和宽度满足成像指标要求，从而提高了应用所述高频超声激励电路的高频血管内超声系统的电路故障率，提高所述高频血管内超声系统的图像质量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中公开的一种高频超声激励电路的结构示意图；
图2为图1中公开的高频超声激励电路中各个节点的波形示意图；
图3为现有技术中公开的另一种高频超声激励电路的结构示意图；
图4为本申请实施例公开的一种高频超声激励电路的结构示意图；
图5为本申请公开的高频超声激励电路中各个节点位置处的波形示意图；
图6为本申请另一实施例公开的一种高频超声激励电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
针对于此，本申请公开了一种新的高频超声激励电路，用于将驱动电路中的上管和下管的导通延时控制在亚纳秒量级，以降低应用该高频超声激励电路的高频血管内超声系统电路的故障率，提高图像质量，参见图4，本申请实施例公开的高频超声激励电路包括：
晶振10；
FPGA20，所述FPGA20的锁相环PLL与所述晶振10的输出端相连；
延时电路70，所述延时电路70包括：与所述FPGA20中的激励电路50的第一输出端相连的第一延时电路71，与所述FPGA20中的激励电路50的第二输出端相连的第二延时电路72，所述第一延时电路71用于对激励电路50中的第一开关管M1的导通时间进行亚纳秒量级范围内调整，所述第二延时电路72用于对激励电路50中的第二开关管M2的导通时间进行亚纳秒量级调整；
驱动电路40，所述驱动电路40包括：输入端与所述第一延时电路71的输出端相连的反相器NOT2，输入端与所述反相器NOT2的输出端相连的第一功率驱动器41，输入端与所述第二延时电路72的输出端相连的第二功率驱动器42；
激励电路50，所述激励电路50中的第一开关管M1的控制端通过第一隔直电容C1与所述第一功率驱动器41的输出端相连，所述激励电路50中的第二开关管M2的控制端通过第二隔直电容C2与所述第二功率驱动器42的输出端相连，所述第一开关管M1和第二开关管M2优选为MOS管；
阳极与所述第一开关管M1的第一端相连的第一二极管D1；
阴极与所述第二开关管M2的第一端相连的第二二极管D2；
主绕组第一端与所述第一二极管D1的阴极、第二二极管D2的阳极相连的高频变压器T，所述高频变压器T的主绕组的第二端接地；
串联在所述高频变压器T的次级绕组的第一端和第二端之间的换能器60，所述高频变压器T的次级绕组的第二端接地。
在本申请上述实施例公开的技术方案中，所述晶振10用于为FPGA20的锁相环PLL提供参考时钟信号，所述锁相环PLL输出的高频时钟信号作为所述FPGA20中的激励电路50的工作时钟，从而可实现对D、E两点的输出驱动信号延时进行粗略控制。例如锁相环PLL输出的高频时钟频率500MHz时，对所述D、E两点的驱动信号的延时时间控制精度可达到2纳秒。
参见图4和图5，G位置的信号501用于对第一开关管M1的导通状态进行控制，当所述信号501为高电平时，所述第一开关管M1导通，当所述信号501为低电平时，所述第一开关管M1截止。H位置的信号502对第二开关管M2的导通状态进行控制，当所述信号502为高电平时，所述第二开关管M2导通，当所述信号502为低电平时，所述第二开关管M2截止。因而，对超声换能器进行激励时，激励电路50输出到延时电路70的控制信号501和控制信号502是两个时间错开的脉冲。为了避免第一开关管M1和第二开关管M2同时导通，两脉冲的时间间隔τ2应稍大于0；同时，为了得到接近于正负矩形的激励波形，即所述第一开关管M1和第二开关管M2的导通时间差值τ3尽可能小，对应的所述控制信号501和控制信号502高电平的间隔时间τ2也应尽可能小。对τ2的上述相矛盾要求，需要对其进行精准控制，以实现最优成像指标。
另外，如果第一开关管M1的导通时间过小，会导致F点处的激励正脉冲510的幅度将可能较低；对于第二开关管M2也类似，如果第二开关管M2的导通时间过小，会导致F点处的激励负脉冲512的幅度将可能较低。因而，如果第一开关管M1和第二开关管M2的导通时间过小、不一致，都将会引起激励频率不准确、激励电压不稳定、激励波形畸变，进而导致高频血管内超声系统图像质量降低。因而，需要对第一开关管M1和第二开关管M2的导通时间进行精确控制，通过对所述第一开关管M1和第二开关管M2的导通时间调节第一开关管和第二开关管导通时间的相对延时。
在本申请上述实施例公开的技术方案中，通过在所述FPGA20与所述驱动电路40之间设置所述延时电路70，所述延时电路70中的第一延时电路71的设置使得所述激励电路50中第一开关管M2(上管)的导通时间产生了τ1时间的延时，第二延时电路72的设置使得所述第二开关管M2(下管)的导通时间产生了τ4时间的延时，通过合理的设置所述第一延时电路71和第二延时电路72的延时参数，可对所述第一开关管M1和第二开关管M2的导通时间进行亚纳秒量调整。进而通过所述FPGA20和所述延时电路70配合使用，提高了驱动信号505和驱动信号506的时间延迟的控制精度，进而实现了所述第一开关管M1和第二开关管M2的导通时间和延时的精确控制，可使得F位置的激励脉冲幅度和宽度满足成像指标要求，从而提高了应用所述高频超声激励电路的高频血管内超声系统的电路故障率，提高所述高频血管内超声系统的图像质量。
可以理解的是，本申请上述实施例公开的高频超声激励电路，所述第一延时电路71和第二延时电路72可以为现有技术中常用的可调节延时电路，只要保证其能够对所述第一开关管M1和第二开关管M2的导通时间进行亚纳秒量级调整，优选的，所述延时电路可调整所述第一开关管M1和第二开关管M2的导通时间的变化量应不小于应不小于锁相环PLL输出的一个高频时钟周期，即在所述第一延时电路71的控制下，所述第一开关管的最大导通时间和最小导通时间的差值不小于锁相环PLL输出的一个高频时钟周期，在所述第二延时电路72的控制下，所述第二开关管的最大导通时间和最小导通时间的差值不小于锁相环PLL输出的一个高频时钟周期。
此外，本申请还公开了一种结构简单，成本低的延时电路，用于作为本申请上述实施例公开的所述第一延时电路71和第二延时电路72，参见图6，所述第一延时电路71和第二延时电路72均包括：
第一电阻R1；
与所述第一电阻R1并联的第三二极管D3，所述第三二极管D3的阴极与所述第一电阻R1的第一端相连；
一端与所述第一电阻R1的第二端相连、另一端接地的第三电容C3；
其中，所述第一电阻R1的第一端作为延时电路的输入端，所述第一电阻R1的第二端作为延时电路的输出端，所述第一电阻R1为可调电阻和/或所述第三电容C3为可调电容，即所述第一电阻R1和第三电容C3之间只要有一个为可调节器件，通过调节该可调节器件，实现对所述第一开关管和第二开关管的导通延时进行亚纳秒量级范围内调节。
当所述第一延时电路71和第二延时电路72采用上述结构时，所述延时电路70中的第一电阻R1和第三电容C3构成的低通滤波器，适当的电容值和电阻值可对输入正脉冲信号实现0～2ns的连续时间延迟调整，上述电路中，第三二极管D3的作用是只对正脉冲的上升沿进行延迟，所述正脉冲的下降沿保持不变。例如，调节所述第一电阻R1的电阻值或第三电容C3的电容值，使得G位置处的波形经过该第一延时电路延迟处理后，得到I位置处的波形503，I位置处的波形503与G位置处的波形501相比，其上升沿产生了τ1时间的延迟，下降沿的时刻保持不变。以上过程实现了对正脉冲信号的延迟，经过驱动电路40后，得到D位置处的驱动波形505，可见，所述第一延时电路71将所述第一开关管M1的导通时间减小了τ1。与此类似，可以调整第二延时电路72中的第一电阻R1的阻值或第三电容C3的电容值，可将H位置处输入的正脉冲时间延迟调整τ4时间，经过驱动电路后，得到E位置处的驱动波形506，从而可将第二开关管M2的导通时间减小了τ4。用户可以依据自身需求调节所述τ1和τ4的大小，进而实现对F位置处的激励脉冲的幅度和宽度进行调整，使其满足成像指标要求，从而提高成像质量。
可以理解的是，所述第一延时电路71和第二延时电路72除了采用上述方案中的电阻或电容进行延时调节外，还可以采用LC振荡电路进行延时调节，即，所述第一延时电路71和第二延时电路72内均设置有LC振荡电路，所述LC振荡电路中的电感的感抗值和/或电容的容抗值可调，通过调节所述LC振荡电路中的电感的感抗值或电容的容抗值，实现对所述第一开关管和第二开关管的导通延时进行亚纳秒量级范围内调节。
当然，所述LC振荡电路也可以与本申请上述实施例公开的延时电路的具体结构相结合，形成新的延时电路，即，本申请上述实施例公开的所述第一延时电路71和第二延时电路72均可以包括：
第一电阻R1；
与所述第一电阻R1并联的第三二极管D3，所述第三二极管D3的阴极与所述第一电阻R1的第一端相连；
一端与所述第一电阻R1的第二端相连、另一端接地的第三电容C3；
输入端与所述第一电阻R1第二端相连的LC振荡电路；
其中，所述第一电阻R1的阻值、所述第三电容C3的电容值、所述LC振荡电路中的电感的感抗值和/或所述LC振荡电路中的电容的容抗值可调，所述第一电阻R1的第一端作为延时电路的输入端，所述LC振荡电路的输出端作为延时电路的输出端。
可以理解的是，本申请上述实施例公开的所述激励电路50具体可以包括：
第一开关管M1和第二开关管M2；
阳极与所述第一开关管M1的控制端相连、阴极与所述第一开关管M2的第二端相连的第四二极管D4；
一端与第一供电电源+HV和所述第一开关管M1的第二端相连、另一端接地的第四电容C4；
与所述第四二极管D4并联的第二电阻R2；
阳极与所述第二开关管M2的控制端相连、阴极与所述第二开关管M2的第二端相连的第五二极管D5；
一端与第二供电电源-HV和所述第二开关管M2的第二端相连、另一端接地的第五电容C5；
与所述第五二极管D5并联的第三电阻R3。
可以理解的是，除了上述
设置于所述第一延时电路的输出端和反相器的输入端之间的第一LC振荡电路；
设置于所述第二延时电路的输出端与所述第二功率驱动器输入端之间的第二LC振荡电路。
可以理解的是，针对于上述高频超声激励电路，本申请还公开了一种高频血管内超声系统，该系统可应用有上述任意一项公开的高频超声激励电路。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种高频超声激励电路，其特征在于，包括：
晶振；
现场可编辑门阵列，所述现场可编辑门阵列的锁相环与所述晶振的输出端相连；
延时电路，所述延时电路包括：与所述现场可编辑门阵列中的激励电路的第一输出端相连的第一延时电路，与所述现场可编辑门阵列中的激励电路的第二输出端相连的第二延时电路，所述第一延时电路用于对激励电路中的第一开关管的导通时间进行亚纳秒量级范围内调整，所述第二延时电路用于对激励电路中的第二开关管的导通时间进行亚纳秒量级调整；
驱动电路，所述驱动电路包括：输入端与所述第一延时电路的输出端相连的反相器，输入端与所述反相器输出端相连的第一功率驱动器，输入端与所述第二延时电路的输出端相连的第二功率驱动器；
激励电路，所述激励电路中的第一开关管的控制端通过第一隔直电容与所述第一功率驱动器的输出端相连，所述激励电路中的第二开关管的控制端通过第二隔直电容与所述第二功率驱动器的输出端相连；
阳极与所述第一开关管的第一端相连的第一二极管；
阴极与所述第二开关管的第一端相连的第二二极管；
主绕组第一端与所述第一二极管的阴极、第二二极管的阳极相连的高频变压器，所述高频变压器的主绕组的第二端接地；
串联在所述高频变压器的次级绕组的第一端和第二端之间的换能器，所述次级绕组的第二端接地。
2.根据权利要求1所述的高频超声激励电路，其特征在于，所述第一延时电路和第二延时电路均包括：
第一电阻；
与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
一端与所述第一电阻的第二端相连、另一端接地的第三电容；
其中，所述第一电阻为可调电阻和/或所述第三电容为可调电容，所述第一电阻的第一端作为延时电路的输入端，所述第一电阻的第二端作为延时电路的输出端。
3.根据权利要求1所述的高频超声激励电路，其特征在于，所述第一延时电路调节所述第一开关管的导通时间变化量的变化范围不小于预设值；所述第二延时电路调节所述第二开关管的导通时间变化量的变化范围不小于预设值；
所述预设值为锁相环PLL输出的一个高频时钟周期。
4.根据权利要求1所述的高频超声激励电路，其特征在于，所述激励电路包括：
第一开关管和第二开关管；
阳极与所述第一开关管的控制端相连、阴极与所述第一开关管的第二端相连的第四二极管；
一端与第一供电电源和所述第一开关管的第二端相连、另一端接地的第四电容；
与所述第四二极管并联的第二电阻；
阳极与所述第二开关管的控制端相连、阴极与所述第二开关管的第二端相连的第五二极管；
一端与第二供电电源和所述第二开关管的第二端相连、另一端接地的第五电容；
与所述第五二极管并联的第三电阻。
5.根据权利要求1所述的高频超声激励电路，其特征在于，所述第一延时电路和第二延时电路内均设置有LC振荡电路，所述LC振荡电路中的电感的感抗值和/或电容的容抗值可调。
6.根据权利要求1所述的高频超声激励电路，其特征在于，所述第一延时电路和第二延时电路均包括：
第一电阻；
与所述第一电阻并联的第三二极管，所述第三二极管的阴极与所述第一电阻的第一端相连；
一端与所述第一电阻的第二端相连、另一端接地的第三电容；
输入端与所述第一电阻第二端相连的LC振荡电路；
其中，所述第一电阻的阻值、所述第三电容的电容值、所述LC振荡电路中的电感的感抗值和/或所述LC振荡电路中的电容的容抗值可调，所述第一电阻的第一端作为延时电路的输入端，所述LC振荡电路的输出端作为延时电路的输出端。
7.一种高频血管内超声系统，其特征在于，应用有权利要求1-6任意一项公开的高频超声激励电路。
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