CN105684155B - 在沟槽硅化物处理期间通过局部硅封盖改进接触的局部凸起外延 - Google Patents

在沟槽硅化物处理期间通过局部硅封盖改进接触的局部凸起外延 Download PDF

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Abstract

与finFET源极/漏极的低电阻接触可以通过形成无缺陷表面来实现，其中在该无缺陷表面上来形成这种接触。finFET的鳍片可以曝露于外延生长条件，以在源极/漏极中增加半导体材料的体积。对向生长前端可以合并或者可以形成未合并的刻面。介电材料可以填充源极漏极区域内的空隙。与finFET栅极间隔开的沟槽可以曝露在所述沟槽内的鳍片上的刻面外延生长的顶部，这样的顶部被光滑的介电表面分隔。在沟槽内曝露的顶部上选择性地形成的硅层可以被转换为半导体‑金属层，从而使这样的接触与源极漏极区中单独的鳍片连接。

Description

在沟槽硅化物处理期间通过局部硅封盖改进接触的局部凸起 外延
技术领域
本公开涉及半导体结构，更具体地涉及鳍型场效应晶体管结构及其制造方法。
背景技术
诸如鳍式场效应晶体管(finFET)的全耗尽器件是用于将栅极长度收缩至14nm及以下的器件。窄鳍结构对于沟道控制可能是最优的，但是会导致源极/漏极中的接触电阻的增加。可以通过合并源极/漏极中的鳍片来提供更大的接触面积(因而提供更小的接触电阻)，并且可以通过将源极/漏极中的外延材料的上部转化为硅化物来进一步减少接触电阻。然而，已证明用于合并鳍片的外延生长是具有挑战性的。从对向(facing)鳍片侧壁进行外延生长的界面可能是有缺陷的，而这些缺陷会为诸如镍提供较优的扩散路径，这对相关联的器件会是致命的。
在其上形成接触的缺陷较少的表面可以通过在对向生长前端触碰之前停止外延生长来实现，使得源极漏极鳍片变得更宽但不合并。但是，未合并的源极漏极的硅化引入了新的缺陷。形成避免这些缺陷的finFET晶体管的工艺将是所期望的。
发明内容
相应地，本发明的第一方面是包括在衬底上排列的一组鳍片和在该组鳍片的至少一个相邻对之上形成的栅极的finFET结构，其中相邻对的鳍片延伸到源极/漏极(S/D)区中并且外延材料在所述S/D区内的所述相邻对的对向侧壁上生长，使得第一外延材料在所述对向侧壁的第一个上形成，而第二外延材料在所述对向侧壁的第二个上形成。所述第一外延材料和所述第二外延材料两者都包括背向所述衬底的上表面，其中二者的上表面从相关联的侧壁朝所述衬底倾斜。介电材料以使得该介电材料覆盖两个所述上表面的下部的深度置于对向侧壁之间的衬底上；并且棒被导电连接到两个所述上表面的上部。
本发明的另一个方面是包括栅极和在衬底上形成的源极/漏极(S/D)区的finFET，所述栅极形成于一组鳍片之上，其中栅极包括第一间隔件，并且所述鳍片中的至少三个鳍片延伸到所述S/D区域中，该finFET还包括在所述S/D区域内的该组鳍片的第一相邻对的对向侧壁上形成的第一外延材料，和在所述S/D区域内的该组鳍片的第二相邻对的对向侧壁上形成的第二外延材料，以及将所述第一外延材料导电连接到所述第二外延材料的接触件，其中所述接触件与所述栅极间隔件之间间隔着电介质区域。电介质区域可以构成氧化物层或第二间隔件或两者。
本发明的另一个方面是形成finFET的方法，该方法包括：在包括在衬底上的一组鳍片之上形成的栅极和延伸到与所述栅极相邻的S/D区域中的该组鳍片的至少两个鳍片的初始结构上，在所述S/D区域内的该组鳍片的所述至少两个鳍片上形成外延材料；用介电层覆盖这样的外延材料；在所述介电材料中形成腔体以曝露所述外延材料的区域，其中所述腔体一般平行于所述栅极地延伸并且与所述栅极之间隔着所述介电材料的区域；在所述区域上生长硅盖层(cap)；以及在所述腔体中形成导电棒，其中所述硅盖层的层被转化为硅化物。可选地，在鳍片上形成这样的掺杂外延材料之后并且在用电介质覆盖鳍片的步骤之前可以在栅极上形成间隔件。可选地，硅盖层可以在某些的源极/漏极区域上形成而不在其它源极/漏极区域上形成。
附图说明
图1A、1B和1C例示了在衬底上形成的鳍片阵列。图1A是俯视图，而图1B和图1C例示了不同实施例的侧视图。
图2A、2B和2C是跨鳍片阵列形成的栅极阵列的图。图2A是俯视图，而图2B是沿着线BB(在栅极结构内)的侧视图，而图2C是沿着线AA(在栅极结构之间)的侧视图。
图3A、3B和3C例示了根据本公开的实施例的在鳍片的曝露部分上外延生长之后的示例性半导体结构。图3A是俯视图。图3B是沿着线AA(在栅极结构之间)示出从鳍片的顶部和侧面未合并的外延生长的侧视图。图3C是沿着线AA(在栅极结构之间)示出只从鳍片的侧面外延生长的侧视图。
图4A例示了图3A沿着线AA(在栅极结构之间，例如“鳍片区域”)的结构，其中鳍片上的外延生长之间的间隙已用介电材料填充。
图4B例示了图3A沿着线BB(在栅极结构内)的结构，其中介电材料覆盖栅极结构。
图5A、5B和5C根据本发明的实施例例示了在鳍片区域中曝露外延材料的上部分的沟槽。图5A是俯视图而图5B是在沟槽内沿着图5A的垂直平面AA的剖面图。图5C是沿着图5A的垂直平面CC的平行于鳍片的剖面图。
图5D例示了图5C的第二实施例，其中第二间隔件在形成外延材料12和沉积介电材料40的步骤之间形成。
图6A和6B例示了在沟槽内曝露的外延材料上形成的硅层。图6A是根据本发明的实施例的俯视图，而图6B是根据本发明的实施例的侧视图。
图7A和7B根据本公开的实施例分别例示了在沟槽50中的接触件55的顶视图和侧视图。
图8例示了其中外延生长合并鳍片区域的第二实施例。
图9例示了在用介电材料填充之后沿着线AA(在鳍片区域中)的图8的结构的剖面图。
图10根据本发明的实施例例示了与栅极隔开并且曝露鳍片区域中合并的外延材料的上部分的沟槽。
图11根据本公开的实施例例示了在曝露的合并外延材料上的沟槽内形成的硅层的侧视图。
图12根据本公开的实施例例示了在沟槽内形成的接触棒。
具体实施方式
如上所述，本公开涉及具有低源极/漏极接触电阻的finFET结构及其制造方法。现在将参照附图详细描述本公开的各方面。应当注意，相同的附图标记对于不同的实施例而言指代相同的元件。附图不一定按比例绘制。如本文所使用的，采用诸如“第一”和“第二”的序数词仅仅为了区分相似的元件，并且可以采用不同的序数词来指示本说明书和/或权利要求中相同的元件。
图1A-1C例示了在衬底(20)上形成的、构成用于本发明的实施例的预备结构的鳍片(10)阵列。如图1A中所示，鳍片10可以具有均匀的宽度并且鳍片阵列可以具有均匀的间距。在实施例中，宽度可以在4nm至15nm的范围中，但是也可以采用更小或更大的鳍片宽度。在实施例中，间隔可以在15nm至100nm的范围中，但是也可以采用更小或更大的鳍片间距。
典型地，衬底20是由任何半导体材料形成的半导体晶片的整体或一部分，所述半导体材料包括例如Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或其它类似的第III/V族化合物半导体。衬底20可以是SOI(绝缘体上半导体，semiconductor-on-insulator)晶片、ETSOI(极薄绝缘体上半导体)晶片或SiGeOI晶片的掩埋绝缘体和支撑性半导体层。可替代地，如图1B中所示，衬底20可以包括置于由所谓的“体(bulk)”晶片形成(例如，完全由以上列出的半导体材料中的一种或多种形成)的鳍片10之间的非半导体材料22(可以是介电材料，诸如二氧化硅)的区域。
鳍片10可以是绝缘体上半导体衬底的最上半导体层(即，绝缘体上半导体(SOI)层)。图1C例示了这种实施例，其中鳍片10可以存在于掩埋绝缘体层24的最上表面上，并且层24被操作(handle)衬底21机械地支撑。绝缘层24可以按设计目的更厚或更薄，通常在75nm至145nm的范围中，但是也可以采用较薄的层(10-20nm)。绝缘体层24可能是晶体的或非晶体氧化物或氮化物，例如，二氧化硅。
通常，至少鳍片(10)由单晶半导体材料形成。鳍片可以被形成为其侧壁具有{100}或{110}晶体取向。操作衬底21可以包括单晶区域和其它多晶或非晶区域。在实施例中，鳍片(10)可以是单晶硅或单晶硅-锗合金半导体材料。在一些实施例中，一些鳍片可以具有与其它鳍片不同的组成或晶体取向。操作衬底21可以是与鳍片相同的材料，但是本发明并不局限于此。在实施例中，鳍片10和衬底21均由硅构成。
衬底21或鳍片10或两者都可以用p型掺杂剂或n型掺杂剂掺杂，而掺杂剂浓度可以是在从1.0×1014/cm3至1.0×1017/cm3的范围中，但是也可以采用更低和更高的掺杂剂浓度。在实施例中，掺杂剂可以是硼或磷。在一些实施例中，结构的不同部分可以用不同导电性类型的掺杂剂掺杂。
图2A、2B和2C是跨鳍片阵列(诸如图1A、1B、1C的鳍片阵列)形成的栅极阵列的视图。阵列的一个或多个栅极30通常被定向为垂直于鳍片10，但是并不需要定向为正交。图2B是沿着在栅极30内的线BB的侧视图。栅极30包括包含置于鳍片10之上的栅极电介质31的材料的叠层，使得电极32与鳍片材料绝缘。栅盖层33可以存在于电极32的顶上。间隔件通常在栅极叠层之上形成。
栅极电介质31可以是氧化物、氮化物和/或氮氧化物。在一个示例中，栅极电介质31可以是介电常数高于二氧化硅的高k材料。示例性高k电介质包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐、以及其合金。每个x的值独立地从0.5到3，而每个y的值独立地从0到2。在一些实施例中，栅极电介质31可以是包括不同栅极介电材料(例如，二氧化硅以及高k介电材料)的多层结构。
栅极电介质31可以通过任何沉积技术形成，包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射或原子层沉积(ALD)。栅极电介质31通常具有范围从1nm至10nm的厚度，但是也可以采用其它的厚度。
电极32可以是任何导电材料，包括例如掺杂多晶硅、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少两种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)或其多层组合。
如果电极是硅化物材料，则电极层可以利用诸如CVD、PECVD、PVD、ALD等的常规沉积方式和常规硅化方式来形成。电极32的材料可以被形成为延伸到鳍片10上方的深度。
栅盖层33，如果存在，则可以是用作硬掩模的任何材料，诸如氧化硅、氮化硅、氮氧化硅、介电金属氧化物、介电金属氮化物、介电金属氮氧化物或其组合。在一些实施例中，栅盖层33的厚度可以在25nm至100nm范围中。可以根据处理finFET的其它部分的步骤中掩蔽(mask)特定结构(诸如栅极电极)的目的来决定材料选择。
图2C是沿着在鳍片区域中的线AA的侧视图。在栅极叠层30的形成期间，间隔件35可以在栅极侧壁之上形成。间隔件35构成将栅极两侧(例如，鳍片区域中)的源极/漏极区与栅极电极32分隔的绝缘层。间隔件35的材料可以与栅盖层33的材料相同。间隔件35可以包括一层或多层，其中每一层可以通过沉积共形介电层(诸如氮化硅)并随后进行各向同性蚀刻来形成。可选地，栅盖层33可以在间隔件35的形成期间被曝露，或者(未示出)栅盖层33可以在间隔件35的形成期间只是被部分地曝露。
通常，具有{110}侧壁的鳍片从{100}衬底形成。图3A、3B和3C例示了从鳍片10的曝露表面进行的外延生长12。根据{110}鳍片侧壁，图3B例示了外延材料可以展现出具有上倾斜表面12a和下倾斜表面12b的菱形或刻面轮廓。外延材料12可以从鳍片进行生长，使得上倾斜表面12a从鳍片的顶部朝衬底倾斜。如图3A中所示，外延生长12可以在从对向鳍片侧壁进行的生长合并之前(即，在延伸到超过相邻鳍片之间的横向距离“L”的一半之前)停止，其中节距或中心到中心的鳍片间距“P”减去鳍片宽度等于“L”。这种未合并的生长显著地增加了源极/漏极区内的外延材料(相对于薄鳍片而言)。在其它实施例中，外延生长16可以合并源极/漏极，如图8中所示。在任何情况下，间隔件35通常存在于栅极叠层30的侧壁上，使得在鳍片区域AA中的外延生长与栅极电极分隔开。
术语“外延生长”指作用于单晶半导体材料的沉积表面上的沉积过程，由此形成“外延材料”，这样的外延材料具有与沉积表面的半导体材料相同的晶体特性。外延生长是通过控制源气体的组成和流动以及系统参数来实现的，使得沉积原子到达半导体衬底的沉积表面时具有足够的能量在表面上到处移动并且将自己定向到沉积表面的原子的晶体排列。因此，“外延材料”具有与该外延材料形成于其上的沉积表面相同的晶体特性。
外延生长在{100}、{110}和{111}晶体表面上不以相同的速率进行，并且因此外延材料12可以形成为具有刻面轮廓，诸如图3B和3C中所示。在一些实施例中，从具有{110}晶体取向的鳍片侧壁生长的刻面表面可以具有{111}晶体取向。这种{111}表面相对于垂直的鳍片侧壁(例如，{110}鳍片侧壁)的角度α是大约35.3度，而相对于水平的表面(例如，{100}表面)的角度是大约54.7度。在实施例中，鳍片20可以是锥形的(在顶部较薄并且在底部较厚)，这使得能够对刻面外延生长的角度进行修改。
可选地，鳍片包括鳍盖层11，该鳍盖层11可以是单独沉积的介电材料和/或硬掩模材料，或者可以通过将一个或多个鳍片的顶部(或鳍片阵列的所有鳍片的顶部)诸如通过热氧化转化为电介质来形成。鳍盖层可以预防外延生长到鳍片的顶表面，使得外延生长12只从鳍片侧壁延伸，如图3C中所示。
取决于要被形成的外延材料，源气体可以包括硅或锗或两者。例如，外延的Si层可以用硅气体源来沉积，所述硅气体源选自由硅烷、乙硅烷、丙硅烷、丁硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷、甲基硅烷、二甲基硅烷、乙基硅烷、甲基乙硅烷、二甲基乙硅烷、六甲基乙硅烷及其组合组成的组中。外延的锗层可以用锗气体源来沉积，所述锗气体源选自由锗烷、乙锗烷、环锗烷(halogermane)、二氯锗烷、三氯锗烷、四氯锗烷及其组合组成的组中。外延硅锗合金层可以利用这样的气体源的组合来形成。可以使用像氢气、氮气、氦气和氩气这样的载气。用于外延生长的温度可以在550℃至900℃的范围中。在一些实施例中，外延生长和/或沉积过程是选择性地在半导体表面上形成的，而不在介电表面上形成材料。
外延生长可以利用适当的源气体，使得外延材料12或16包括诸如在1×1019原子/cm3至1×1021原子/cm3的范围中的掺杂剂浓度，或者如足以改变半导体材料的电荷载流子行为的掺杂剂浓度。例如，外延材料12或16可以是掺杂硼的硅-锗或掺杂磷的硅。原位磷或硼掺杂可以通过对硅前体使用磷化氢气体(PH3)或者对到SiGe前体使用二硼烷(以范围从0.00001％到2％的比例)来分别实现。
可选地，在源极/漏极区中生长外延材料之后，可以在栅极之上形成增强间隔件38。增强间隔件可以通过沉积适于栅极间隔件的任何材料(诸如氮化硅)的共形层并且随后进行定向性蚀刻来形成。增强间隔件38将覆盖栅极的侧壁，在栅极的高度处具有薄的轮廓，并且在间隔件38落在源极/漏极区中的外延材料的顶表面上的地方具有较厚的轮廓。因此，间隔件38(如果存在的话)覆盖或密封外延材料的边缘，更具体地，覆盖或密封外延材料的上表面的与栅极相邻的边缘。
返回到未合并的外延生长的情况，图4A例示了填充了由刻面外延材料12产生的空隙的介电材料40。介电填充物40可以完全地填充在外延材料12之间以及鳍片10之上。图4B例示了沿着在栅极叠层内的线BB的结构并且示出了介电填充物40可以可选地足够深以覆盖整个栅极叠层30。
图5A例示了可以被形成到介电材料40中的、一般平行于栅极30延伸并且与栅极30间隔距离“S”的沟槽50。如图5C和5D中所示，沟槽50可以在相邻的栅极之间形成。图5B例示沟槽50具有使得在鳍片阵列上生长的刻面外延材料段的上表面12a的一部分曝露出来的深度。沟槽50的底部包括外延材料12的这些上部分的相邻两者之间的介电材料42的区域。栅极叠层30用阴影例示，因为沟槽50不仅与栅极叠层30之间隔着栅极间隔件35，还与栅极叠层30隔着介电材料40的厚度S，这在图5C中更清楚地例示。图5D例示了形成为厚度小于或等于厚度S的增强间隔件38。然后，即使对准误差导致沟槽50不在栅极之间居中或者被图案化为比预期的离栅极更近，用于形成沟槽的蚀刻也将对介电材料40比对增强间隔件的材料更具选择性，从而只曝露与栅极相距至少增强间隔件38的厚度的那部分外延材料12。将沟槽与栅极间隔开可以减少栅极和在沟槽50内随后形成的硅化物接触棒之间的寄生电容。间距也构成较大的缓冲区，以避免在硅化过程中污染衬底、电介质结构或栅极电极。
硅层13可以如图6A和6B中例示的在沟槽50内曝露的外延材料上形成。注意，鳍盖层11(如果存在的话)可以在形成硅层13之前去除。硅层13可以在合适的条件下进行外延生长。硅层13的区域可以比通过形成沟槽50曝露的相应外延材料区域更宽，这提供了取决于设计目的的控制变量。形成沟槽50以曝露更多的外延材料12的刻面表面留下较窄的介电材料的中间区域，使得硅层13的区域可以合并；而形成沟槽50以曝露较少的外延材料12的刻面表面留下较宽的介电材料的中间区域，使得硅层13的区域有较小可能性合并甚至不能合并。
图7A例示了在沟槽50中形成的接触棒55。接触棒55可以通过在沟槽50中沉积形成金属硅化物的金属52来形成，如图7B中所示。金属52(可以是例如Ni、Pt、Co及其合金(诸如NiPt))与每个凸起的硅盖层13具有界面14。可选的扩散阻挡层(诸如例如TiN或TaN)(未示出)可以沉积在形成金属硅化物的金属52的顶上。接触棒55可以通过消耗一些或全部硅层13并且将金属52转化为金属硅化物从而形成接触棒55的退火过程来形成。当使用Ni时，退火可以在400℃至600℃的温度范围中进行。包括扩散阻挡层的形成金属硅化物的金属的任何未反应部分可以在形成硅化物之后去除。可以调整硅区13的厚度，使得硅区13被完全消耗掉。可替换地，硅层13的一些部分可以保留在接触棒55和外延材料12之间。
如上所述，根据第二实施例，外延生长16可以在源极漏区中合并鳍片10，如在图8中所示。如上，在形成合并的外延材料16之后，可以形成可选的增强间隔件。如图9中所示，可以将用于覆盖外延材料16的介电材料40沉积到足以也覆盖栅极叠层30的深度。最佳地，外延材料16具有光滑的且无缺陷的顶表面。
图10例示了在介电层40中形成的曝露外延生长16的顶表面的一部分的沟槽50。沟槽可以被形成为大体平行于栅极30地延伸并且与栅极30间隔距离“S”。图11例示了在曝露的外延材料16上的沟槽50中形成的硅盖层18。硅化物接触棒58可以使用与接触棒55相同的工艺和材料在沟槽50内形成。类似地，可以调整硅盖层18的生长，使得其被完全转化为硅化物，或者如在图12中所示，一部分可以保留在硅化物接触棒58的下方。如果合并的外延材料16生长到高于鳍片的深度以及潜在地到接近或甚至高于栅极叠层的高度，则会是有利的。在这种情况下，硅化物接触棒58的底部可以比栅极电极更高。
虽然已经根据具体的实施例描述了本公开，但是很显然，鉴于以上描述，许多替代、修改和变化对本领域技术人员将是清晰的。除非另有明确说明或者明显互斥，否则本文所描述的每个实施例都可以被单独实现或者与任何其它实施例组合实现。相应地，本公开旨在包含落入本公开及以下权利要求的范围和精神之内的所有这些替代、修改和变化。

Claims (19)

1.一种包括栅极和在衬底上形成的源极/漏极S/D区的鳍式场效应晶体管finFET，所述栅极在至少两个鳍片之上形成，所述至少两个鳍片延伸到所述S/D区中，所述finFET还包括：
在所述S/D区内的所述至少两个鳍片的对向侧壁、形成于所述对向侧壁的第一个上的第一外延材料、和形成于所述对向侧壁的第二个上的第二外延材料，其中所述第一外延材料和所述第二外延材料各自包括从相关联的侧壁朝所述衬底倾斜的刻面的上表面；
置于所述对向侧壁之间的所述衬底上的介电材料，使得所述介电材料覆盖两个所述上表面的下部；以及
导电连接到两个所述上表面的上部的棒，其中所述棒平行于所述栅极地延伸，并且所述介电材料的区域平行于所述栅极和所述棒并且在所述栅极和所述棒之间延伸。
2.如权利要求1所述的finFET，其中：
所述第一外延材料和所述第二外延材料彼此不直接接触。
3.如权利要求1所述的finFET，其中所述栅极包括第一间隔件并且其中两个所述上表面都具有与所述第一间隔件邻接的边缘，并且所述finFET还包括：
形成于所述栅极之上并且覆盖所述边缘的增强间隔件。
4.如权利要求1所述的finFET，其中所述棒包括金属硅化物。
5.如权利要求4所述的finFET，还包括在所述棒和至少一个所述上表面之间的硅层。
6.如权利要求1所述的finFET，其中所述第一外延材料包括掺杂硼的SiGe或掺杂磷的Si。
7.一种包括栅极和在衬底上形成的源极/漏极S/D区的鳍式场效应晶体管finFET，所述栅极在一组鳍片之上形成，其中所述栅极包括第一间隔件并且所述鳍片中的至少三个鳍片延伸到所述S/D区中，所述finFET还包括：
在所述S/D区内的该组鳍片的第一相邻对的对向侧壁上形成的第一外延材料，以及在所述S/D区内的该组鳍片的第二相邻对的对向侧壁上形成的第二外延材料，其中所述第二相邻对包括该组鳍片中不是所述第一相邻对的一部分的至少一个鳍片；
置于所述衬底上的介电材料，使得所述介电材料暴露所述第一外延材料和所述第二外延材料的顶部区域并且覆盖所述第一外延材料和所述第二外延材料的下部；以及
将所述第一外延材料的顶部区域导电连接到所述第二外延材料的顶部区域的接触件，所述接触件与所述第一间隔件之间间隔着所述介电材料的电介质区域，所述接触件平行于所述栅极地延伸，并且所述介电材料的电介质区域平行于所述栅极和所述接触件并且在所述栅极和所述接触件之间延伸。
8.如权利要求7所述的finFET，其中所述第一外延材料包括SiGe，以及硅层在所述接触件和所述第一外延材料之间。
9.如权利要求7所述的finFET，其中所述栅极包括在所述第一间隔件和所述接触件之间的第二间隔件，其中所述第二间隔件从栅极的高度垂直地延伸到所述第一外延材料的顶表面。
10.如权利要求9所述的finFET，其中所述接触件包括硅化物，并且所述硅化物通过三个层与所述栅极间隔开，所述三个层包括所述第一间隔件、所述第二间隔件和介电氧化物的区域。
11.如权利要求9所述的finFET，其中所述第二间隔件覆盖所述第一外延材料的与所述栅极相邻的边缘。
12.一种形成鳍式场效应晶体管finFET的方法，该方法包括：
在包括(a)在衬底上的一组鳍片之上形成的栅极以及(b)延伸到与所述栅极相邻的S/D区中的该组鳍片中的至少两个鳍片的初始结构上，在所述S/D区内的该组鳍片的所述至少两个鳍片上形成外延材料；
用介电层覆盖所述外延材料；
在所述介电材料中形成腔体，以暴露所述外延材料的顶部区域，其中所述腔体大体平行于所述栅极地延伸并且与所述栅极之间隔着所述介电材料的区域；
在所述顶部区域上生长硅盖层；以及
在所述腔体中形成第一导电棒以电连接到所述外延材料的所述顶部区域。
13.如权利要求12所述的方法，其中所述初始结构的所述栅极是伪栅极，所述方法还包括在去除伪栅极之后形成功能栅极。
14.如权利要求12所述的方法，其中所述至少两个鳍片包括对向侧壁，所述方法还包括：
在从所述对向侧壁中的每一个侧壁进行的生长合并之前停止形成外延材料的步骤。
15.如权利要求14所述的方法，其中所述外延材料的顶表面相对于所述衬底倾斜，并且其中将所述腔体形成为具有使得所述顶表面的上部被暴露而所述顶表面的下部保持被所述介电材料覆盖的深度。
16.如权利要求12所述的方法，其中通过将所述初始结构暴露于用于原位掺杂的外延生长的条件来形成所述外延材料。
17.如权利要求12所述的方法，还包括在用介电材料覆盖所述外延材料之前形成增强间隔件。
18.如权利要求12所述的方法，其中所述外延材料包括相对于所述衬底倾斜的下表面，所述方法还包括在所述下表面和所述衬底之间填充所述介电材料。
19.如权利要求12所述的方法，其中所述腔体是暴露p型掺杂的外延材料的第一腔体，该方法还包括：
在所述第一腔体内的所述顶部区域上生长硅盖层之后，在所述介电材料中形成第二腔体，以暴露n型掺杂的外延材料，其中所述第二腔体大体平行于所述栅极地延伸并且与所述栅极之间隔着所述介电材料的区域；
以及形成所述第一导电棒并且还通过在所述第一腔体和所述第二腔体内沉积形成金属硅化物的金属来形成第二导电棒。
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