CN105652938A - 用于校正惠斯通电桥的电压偏移的设备 - Google Patents

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Abstract

电子设备包括惠斯通电桥电路(WB)和耦合至惠斯通电桥电路(WB)并被配置为校正惠斯通电桥(WB)的输出电压的偏移的校正电路(CC)。校正电路(CC)包括输入接口(7)、供电模块(1)和数字/模拟电流转换器(DAC)，输入接口用于接收第一电压，供电模块被配置为向惠斯通电桥电路(WB)提供从第一电压中得到并具有从属于惠斯通电桥电路(WB)的电阻器的当前值的第一电流(I1)的第二电压并且被配置为形成与第一电流(I1)成比例的第二电流(I2)，数字/模拟电流转换器(DAC)被配置为基于数字校正信号(DCS)和第二电流(I2)向所述惠斯通电桥电路(WB)的输出(2,3)传送校正电流。

Description

用于校正惠斯通电桥的电压偏移的设备
技术领域
本发明的实施例涉及惠斯通电桥电路，并且更具体地涉及它们的电压偏移的校正。
本发明尤其应用于惠斯通电桥传感器，其用于测量例如低速时的物理现象(诸如压力、温度、气体检测等)。
背景技术
惠斯通电桥传感器通常包括惠斯通电桥电路和用于放大惠斯通电桥的输出电压的高阻前置放大器，其中惠斯通电桥的输出电压与惠斯通电桥的供电电压成比例。
然而，这种类型的惠斯通电桥传感器的全规格输出电压通常非常低，例如从10至50mV/V。然后，在前置放大器的输入信号(即惠斯通电桥的输出信号)的任选数字转换和偏移校正之前要求高精度前置放大。
这种偏移可以是由于惠斯通电桥的电阻器的失配或温度变化，并且可以是与全规格输出电压相同的幅度等级(例如从10至30mV/V)。从而，需要尽可能地避免放大惠斯通电桥的输出信号的这种偏移。
此外，由于低速物理值的典型通频带通常为从0.1至100Hz，所以期望具有尽可能低的噪声等级。
发明内容
一个实施例提供了一种用于校正惠斯通电桥的电压偏移的设备，其与放大器链的增益无关，同时确保偏移校正跟随惠斯通电桥的供电电压的可能变化以及作为温度的函数的惠斯通电桥的电阻器的值的可能变化。
另一实施例提供了一种对放大器链的1/f噪声不敏感的偏移校正。
一种可能的解决方案提供了
-利用电流源和跟随放大器来驱动惠斯通电桥以复制供电电压或者从惠斯通电桥自身上的供电电压得到的电压，
-生成与通过电流源传送的电流成比例的第二电流并将第二电流用作数字/模拟电流转换器的参考电流，以及
-例如在校准阶段基于数字校准信号调整转换器的输出电流以尽可能消除电压偏移。
因此，一个方面提供了一种电子设备，其包括惠斯通电桥电路以及耦合至惠斯通电桥电路并被配置校正惠斯通电桥的输出电压的偏移的校正电路。
根据该方面的一个一般特性，校正电路包括：输入接口，用于接收第一电压；供电模块，被配置为向惠斯通电桥电路提供从第一电压中抽取的第二电压以及从属于惠斯通电桥电路的电阻器的当前值的第一电流并且被配置为形成与第一电流成比例的第二电流；以及数字/模拟转换器，被配置为基于数字校正信号和第二电流向惠斯通电桥电路的输出传送校正电流。
第二电压可以基本等于第一电压或者基本与第一电压成比例。
第一电流通常与惠斯通电桥电路的电阻器的当前值成反比。为此，以这种方式从属的第一电流可以跟随作为温度的函数的惠斯通电桥电路的电阻器的可能变化。
此外，数字/模拟转换器例如包括用于接收第二电流的第一转换器输入、用于接收数字校正信号的第二转换器输入以及耦合至惠斯通电桥电路的两个输出以传输所述校正电流的差分电流输出。
由于第二电流与第一电流成比例(比例系数可以等于1或不等于1)，所以还可能跟随惠斯通电桥电路的电阻器的可能变化，并且第二电流被用作数字/模拟转换器中的参考电流。
因此，对于给定的惠斯通电桥电路和温度，可以调整校准阶段期间的数字校准信号的值，以在惠斯通电桥电路的输出处传送可以消除电压偏移的差分电流信号。该输出电流本质上与第二电流直接相关，因此与第一电流、第一电压和第二电压间接相关。从而，偏移校正尤其跟随惠斯通电桥的供电电压的可能变化以及作为温度的函数的惠斯通电桥的电阻器的可能变化。因此，技术缺陷可以被自动且简化地校正而不使用高成本的高级传感器。
此外，这种电子设备可以在前置放大级之前消除惠斯通电桥的输出信号的偏移，同时对前置放大器的增益和1/f噪声不敏感。
根据一个实施例，一种供电模块包括：
-第一电流源，用于传送第一电流并通过跟随放大器驱动，其一个输出耦合至输入接口，第一电流源的输出耦合至惠斯通电桥电路的供电端子，该端子耦合至跟随放大器的其他输入；以及
-第二电流源，用于传送第二电流并通过跟随放大器驱动，第二电流源的输出耦合至第一转换器输入。
跟随放大器使得可以在惠斯通电桥电路的供电端子处提供第一电压的复制。
第一电流源可以包括至少一个双极型晶体管，其基极耦合至跟随放大器的输出，集电极耦合至惠斯通电桥电路的供电端子，并且第二电流源可以包括至少一个第二双极型晶体管，其基极耦合至跟随放大器的输出，并且集电极耦合至第一转换器输入。
具体地，针对电流源使用双极型晶体管(例如PNP型)可以固有地限制这些电流源的1/f噪声，并进一步提高惠斯通电桥的性能。
作为变化，供电模块可以包括：
-至少一个第一PMOS晶体管，其栅极耦合至跟随放大器的输出，并且漏极通过第一斩波电路耦合至惠斯通电桥的所述供电端子并通过第二斩波电路耦合至第一转换器输入，
-至少一个第二PMOS晶体管，栅极耦合至跟随放大器的输出，并且漏极通过第三斩波电路耦合至惠斯通电桥电路的所述供电端子并通过第四斩波电路耦合至第一转换器输入；以及
-控制装置，被配置为控制斩波电路，使得第一电流源可选地包括所述至少一个第一PMOS晶体管或所述至少一个第二PMOS晶体管，以及第二电流源可选地包括所述至少一个第二PMOS晶体管或所述至少一个第一PMOS晶体管。
反馈至跟随放大器上的MOS晶体管或者第一电流源的晶体管的1/f噪声由于存在环路而衰减。这不是针对MOS晶体管或不位于环路中的晶体管的情况。
用作开关的网络的斩波电路的存在使得可以随时间分配将在跟随放大器上反馈或连接至转换器的第一输入的第一和第二晶体管，因此减小了由电流源生成的1/f噪声。
附图说明
本发明的其他优势和特征将在研究采用非限制示例并通过附图示出的实施例的详细描述的基础上更加明显，其中：
图1和图2涉及根据本发明的电子设备的不同实施例。
具体实施方式
现在参照图1，以示出根据本发明的电子设备DIS的实施例，例如合并在惠斯通电桥传感器内。
电子设备DIS包括校正电路CC和惠斯通电桥电路WB。
校正电路CC包括供电模块1和数字/模拟电流转换器DAC，数字/模拟电流转换器DAC具有与惠斯通电桥电路WB的输出2和3耦合的差分电流输出BS1和BS2。
供电模块1包括跟随放大器4、具有第一PNP双极型晶体管50的第一电流源5以及具有第二PNP双极型晶体管60的第二电流源6。
输入接口7耦合至跟随放大器4的非反相输入。
两个电流源5和6的两个双极型晶体管50和60的基极统一耦合至跟随放大器4的输出8。
第一双极型晶体管50的集电极耦合至惠斯通电桥WB的电路的供电端子9，该端子耦合至跟随放大器4的反相输入10。
第一转换器输入EC1耦合至第二电流源6的第二双极型晶体管60的集电极。转换器DAC经由第二转换器输入EC2接收数字校正信号DCS。
晶体管50和60的发射极连接至电源电压VDD。
在该示例中，惠斯通电桥的电路具有四个理论上理想的具有等于Rbridge的阻抗值的电阻器R1-R4，它们连接在供电端子9和地EARTH之间。
当惠斯通电桥电路WB平衡时，在惠斯通电桥的电路的输出2和3处具有零电压。
由于技术缺陷，例如惠斯通电桥WB的电阻器的失配，可能存在惠斯通电桥WB的电阻器的值的可能变化。从而，惠斯通电桥WB变得不平衡，并且在惠斯通电桥WB的输出处具有电压偏移。
在例如在集成电路制造之后例如在工厂中执行的校准阶段，具有用于再平衡惠斯通电桥WB的电路的偏移校正。
通过跟随放大器4在惠斯通电桥WB的电路的供电端子9处复制输入接口7处存在的惠斯通电桥WB的供电电压Vbridge。考虑到技术缺陷，惠斯通电桥的总体阻抗近似等于Rbridge，并且由第一电流源5提供来供应惠斯通电桥电路WB的第一电流I1近似等于Vbridge/Rbridge。
第二电流源6向第一转换器输入EC1传送与第一电流I1成比例的第二电流I2作为参考电流。比例系数依赖于晶体管50和60之间的尺寸比。
在校准阶段期间，通过调整第二转换器输入EC2处接收的数字校准信号DCS的值，调整数字/模拟转换器DAC的差分电流输出BS1和BS2，直到惠斯通电桥的输出处的电压偏移被取消。
一旦再次平衡了惠斯通电桥(惠斯通电桥的电路的输出2和3处为零电压)，就为转换器DAC固定和存储数字校准信号DCS的值且将在转换器DAC的后续操作期间使用该值。
由于数字/模拟转换器DAC的参考电流与第一电流I1(其本身与惠斯通电桥WB的电路的供电电压和惠斯通电桥WB的电阻器R1-R4的当前值相关)成比例，所以转换器DAC(差分输出被配置为消除惠斯通电桥WB的输出处的电压偏移)的差分电流输出跟随供电电压Vbridge的可能变化以及作为温度函数的惠斯通电桥WB的阻抗Rbridge的可能变化。
供电模块1中以及任选地数字/模拟转换器DAC中使用双极型晶体管使得可以固有地限制电流源的1/f噪声并任选地限制数字/模拟电流转换器DAC的1/f噪声。
现在参照图2，以示出根据本发明的电子设备的另一实施例。
以下仅描述两个实施例之间的差别。
首先，电流源5和6使用PMOS晶体管来代替先前实施例中的双极型晶体管。
此外，在供电模块1中添加斩波电路11的网络。
电流源5包括第一PMOS晶体管51，其栅极耦合至跟随放大器4的输出8并且漏极通过第一斩波电路H1耦合至惠斯通电桥WB的电路的供电端子9且通过第二斩波电路H2耦合至第一转换器输入EC1。
以相同方式，电流源6包括第二PMOS晶体管61，其栅极耦合至跟随放大器4的输出8并且漏极通过第三斩波电路H3耦合至惠斯通电桥WB的电路的供电端子9且通过第四斩波电路H4耦合至第一转换器输入EC1。
电子设备DIS进一步包括控制装置CM，其例如由逻辑电路形成或者作为微控制器中的软件，其被配置为控制斩波电路，使得当斩波电路H1和H4闭合时斩波电路H2和H3打开，反之亦然。
当斩波电路H1和H4闭合时，电流源5传送第一电流I1以供应惠斯通电桥，并且电流源6向第一转换器输入EC1传送第二电流I2作为参考电流。
然后，电流源5形成第一电流源且电流源6形成第二电流源。
当斩波电路H2和H3闭合时，则通过电流源6传送第一电流I1且通过电流源5传送第二电流I2。
然后，电流源6形成第一电流源且电流源5形成第二电流源。
可以通过环路的存在来衰减反馈给跟随放大器4的输入10的电流源5的MOS晶体管的1/f噪声。这不是针对不位于环路中的MOS晶体管的情况。
因此，为了限制来自电流源5和6的1/f噪声，控制装置CM控制斩波电路H1至H4，使得它们可选地操作为开关的网络，从而随时间分配将反馈给跟随放大器4或连接至转换器EC1的第一输入的PMOS晶体管。
为此，可以通过斩波电路11的该网络的帮助来显著降低电流源的1/f噪声。
本发明不限于刚刚描述的实施例，而是包括其所有的变化。
因此，电流源可以包括并联的多个晶体管。
当晶体管是MOS晶体管时，则可以添加斩波电路以随时间分配被反馈的形成第一电流源的多个MOS晶体管和形成第二电流源的MOS晶体管。
最后，例如可以在放大器的反相输入和供电端子9之间提供分压器或增益，以将与电压Vbridge成比例的第二电压传送至供电端子9。

Claims (6)

1.一种电子设备，包括惠斯通电桥电路(WB)和校正电路(CC)，所述校正电路耦合至所述惠斯通电桥电路(WB)并被配置为校正所述惠斯通电桥(WB)的输出电压的偏移，其特征在于，所述校正电路(CC)包括：输入接口(7)，用于接收第一电压；供电模块(1)，被配置为向所述惠斯通电桥电路(WB)提供从所述第一电压中抽取的第二电压以及从属于所述惠斯通电桥电路(WB)的电阻器的当前值的第一电流(I1)并且被配置为形成与所述第一电流(I1)成比例的第二电流(I2)；以及数字/模拟电流转换器(DAC)，被配置为基于数字校正信号(DCS)和所述第二电流(I2)向所述惠斯通电桥电路(WB)的输出(2，3)传送校正电流。
2.根据权利要求1所述的设备，其中所述第二电压基本等于所述第一电压或者基本与所述第一电压成比例。
3.根据权利要求1或2所述的设备，所述数字/模拟电流转换器(DAC)包括旨在接收所述第二电流(I2)的第一转换器输入(EC1)、旨在接收所述数字校正信号(DCS)的第二转换器输入(EC2)以及耦合至所述惠斯通电桥电路(WB)的两个输出(2，3)以传送所述校正电流的差分电流输出(BS1，BS2)。
4.根据权利要求1至3中任一项所述的设备，其中所述供电模块(1)包括第一电流源(5)和第二电流源(6)，所述第一电流源旨在传送所述第一电流(I1)并通过跟随放大器(4)驱动，所述第一电流源的一个输入耦合至所述输入接口(7)，所述第一电流源的输出耦合至所述惠斯通电桥电路(WB)的供电端子(9)，该端子耦合至所述跟随放大器(4)的另一输入(10)，所述第二电流源旨在传送所述第二电流(I2)并通过所述跟随放大器(4)驱动。
5.根据权利要求3或4所述的设备，其中所述第一电流源(5)包括至少一个第一双极型晶体管(50)，其基极耦合至所述跟随放大器(4)的输出(8)且集电极耦合至所述惠斯通电桥电路(WB)的所述供电端子(9)，并且所述第二电流源(6)包括至少一个第二双极型晶体管(60)，其基极耦合至所述跟随放大器(4)的输出(8)且集电极耦合至所述第一转换器输入(EC1)。
6.根据权利要求3或4所述的设备，其中所述供电模块包括：
至少一个第一PMOS晶体管，其栅极耦合至所述跟随放大器(4)的输出(8)，并且其漏极通过第一斩波电路(H1)耦合至所述惠斯通电桥电路(WB)的所述供电端子(9)且通过第二斩波电路(H2)耦合至所述第一转换器输入(EC1)，
至少一个第二PMOS晶体管，其栅极耦合至所述跟随放大器(4)的输出(8)，并且其漏极通过第三斩波电路(H3)耦合至所述惠斯通电桥电路(WB)的所述供电端子(9)并反馈至所述跟随放大器(4)的另一输入(8)上且通过第四斩波电路(H4)耦合至所述第一转换器输入(EC1)；以及
控制装置(MC)，被配置为控制斩波电路，使得所述第一电流源(5)可选地包括所述至少一个第一PMOS晶体管(51)或所述至少一个第二PMOS晶体管(61)，并且所述第二电流源(6)可选地包括所述至少一个第二PMOS晶体管(61)或所述至少一个第一PMOS晶体管(51)。
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