CN105629658A - 掩模版和半导体器件的形成方法 - Google Patents

Abstract

一种掩模版和半导体器件的形成方法。其中，所述掩模版包括：基板；位于所述基板上的遮光层；主图形，位于所述遮光层内；还包括：辅助图形，位于所述遮光层内；所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。所述掩模版通过设置辅助图形，增大了掩模版的透光率，掩模版接收曝光光线照射的面积减小，因此吸收的光线减少，掩模版自加热效应降低，减小掩模版自身的变形，从而防止利用掩模版形成的器件图形发生偏差，提高采用此掩模版形成的半导体器件的图形准确性。

Description

掩模版和半导体器件的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种掩模版和半导体器件的形成方法。

背景技术

集成电路结构的制造需要在硅衬底、绝缘层上覆硅(SiliconOnInsulator，SOI)衬底或其它合适的半导体衬底上形成尺寸精确控制的微小结构。通过执行微影、蚀刻、离子注入、沉积及氧化等的工艺，在半导体衬底上形成图案。为形成尺寸精确控制的微小结构，通常在图案产生工艺阶段中，需要在半导体衬底上形成掩膜层(masklayer)，掩膜层用以定义这些微小结构。

一般而言，掩膜层可以是例如由微影工艺产生的图案化光刻胶层，或可利用光刻胶层形成的硬掩膜层。在微影工艺期间，可将光刻胶旋转涂布到晶片表面上，然后经由掩模版(reticle)对应的微影掩模面(lithographymaskface)使该光刻胶选择性地曝光于紫外线辐射，从而将掩模版的图案成像在光刻胶层，以便在此光刻胶层中形成潜影(latentimage)。在将该光刻胶显影之后，便在该光刻胶层中形成所需的图案。

集成电路中半导体器件的尺寸不断地缩减，用来产生器件特征部位的图案更加微小，并且相应的图案需要更加严格的尺寸要求。在产生极小的特征尺寸(featuresize)时，微影成像的品质是非常重要的。

然而，现有掩模版结构的一些内在原因，以及掩模版在不同曝光时间的温度差异等因素的影响下，降低了成像系统形成准确图案的能力，造成较大的套刻精度偏差(overlayerror)。

发明内容

本发明解决的问题是提供一种掩模版和半导体器件的形成方法，以防止在采用掩模版形成半导体器件的过程中，造成较大的套刻精度偏差。

为解决上述问题，本发明提供一种掩模版，包括：

基板；

位于所述基板上的遮光层；

主图形，位于所述遮光层内；

其特征在于，还包括：

辅助图形，位于所述遮光层内；

所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。

可选的，所述掩模版的透光率为50％～90％。

可选的，所述辅助图形用于在半导体衬底上形成或者去除非器件图形，或者所述辅助图形仅用于透光。

可选的，所述辅助图形包括副栅极去除开口。

可选的，所述辅助图形包括伪栅去除开口。

可选的，所述辅助图形包括非可印亚衍射散射槽。

为解决上述问题，本发明还提供了一种半导体器件的形成方法，包括：提供半导体衬底；

采用第一掩模版在所述半导体衬底上形成第一器件图形结构；

采用第二掩模版对所述第一器件图形结构进行修整，所述第二掩模版包括基板和位于基板上的遮光层；

所述第二掩模版还包括位于所述遮光层内的主图形；

所述第二掩模版还包括位于所述遮光层内的辅助图形，所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。

可选的，所述第二掩模版的透光率为50％～90％。

可选的，所述辅助图形用于在半导体衬底上形成或者去除非器件图形，或者所述辅助图形仅用于透光。

可选的，所述辅助图形包括副栅极去除开口。

可选的，所述辅助图形包括伪栅去除开口。

可选的，所述辅助图形包括非可印亚衍射散射槽。

可选的，所述第一器件图形结构包括栅极条和副栅极条；所述副栅极去除开口正对所述副栅极条，所述副栅极去除开口用于去除所述副栅极条。

可选的，所述半成形器件图形结构包括伪栅极；所述伪栅去除开口正对所述伪栅极，所述伪栅去除开口用于去除所述伪栅极。

可选的，所述栅极条为静态随机储存器存储单元的栅极条，所述主图形正对至少部分所述栅极条，所述主图形用于分割所述栅极条成为栅极。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，掩模版具有基板和位于所述基板上的遮光层，所述遮光层内具有主图形，并在掩模版的遮光层内设置辅助图形，所述辅助图形位于所述主图形内部或者所述主图形外围，并且所述辅助图形用于增大掩模版的透光率。由于在掩模版的遮光层内设置了辅助图形，因此，在利用此掩模版形成半导体器件时，此掩模版接收曝光光线照射的面积减小，因此，此掩模版吸收的光线减少，自加热效应降低，减小此掩模版在曝光过程中的变形，从而防止利用此掩模版形成的半导体器件图形发生偏差，提高半导体器件图形的准确性。

进一步，所述辅助图形使掩模版的透光率升高至50％～90％，因此，此掩模版在处理整个批次的晶圆(例如25片晶圆)时，自加热效应均保持在较低水平，利用此掩模版形成的器件图形的准确度较高，进一步提高器件图形的准确性。

附图说明

图1和图2是现有半导体器件形成方法在形成随机静态存储器的栅极时，各步骤对应的结构示意图；

图3为图1和图2所示随机静态存储器的栅极形成过程中，所采用的第二个掩模版示意图；

图4为图3所示第二个掩模版处理一个批次的晶圆时，套刻精度的剩余偏差与曝光时间的关系图；

图5为本发明一实施例所提供的掩模版示意图；

图6为本发明又一实施例所提供的掩模版示意图；

图7为本发明再一实施例所提供的掩模版示意图；

图8为本发明一实施例所提供的半导体器件的形成方法中，所采用的第二掩模版示意图；

图9为图8所示第二掩模版处理一个批次的晶圆时，套刻精度的剩余偏差与曝光时间的关系图。

具体实施方式

正如背景技术所述，现有掩模版结构的一些内在原因，以及掩模版在不同曝光时间的温度差异等因素的影响下，降低了成像系统形成准确图案的能力，造成较大的套刻精度误差。

掩模版通常包括基板和位于基板上的遮光层。遮光层包括图形区(图形区也可称窗口区或开口区)和非图形区(非图形区也可称非窗口区或非开口区)。

经分析，套刻精度误差通常是掩模版自加热效应导致的。掩模版自加热效应原因如下：掩模版在经受深紫外光(DUV)光照或极紫外光(EUV)光照等短波长光照过程中，遮光层的非图形区会吸收光照的能量，因此遮光层自身温度升高，即遮光层产生自加热，这种自加热在曝光工艺中不断累积，就会导致遮光层图形区中的开口图形发生变形，导致采用此掩模版形成的相应半导体结构失真(distortion)。

在半导体器件制造过程中，掩模版热效应通常可以用因掩模版自加热导致的套刻精度的偏差来表征。

请参考图1，在形成例如随机静态存储器的时候，随机静态存储器的存储单元需要制作相应的栅极。形成随机静态存储器存储单元的栅极通常需要采用两个掩模版。第一个掩模版用于形成横跨有源区的栅极条。第二个掩模版用于去除栅极条不必要的部分。图1中显示了位于半导体衬底100上的各有源区110，以及横跨在各有源区110上的栅极条120。

请参考图2，对各栅极条120进行修整，以去除各栅极条120中不必要的部分，从而分割各栅极条120形成相应的栅极121。具体的，各栅极条120被去除的部分为垂直于图1中各栅极条120的开口130所包围的部分。

请参考图3，示出了上述随机静态存储器形成过程中，用于去除栅极条120不必要部分的第二个掩模版300，图3为第二个掩模版300的俯视示意图，因此仅显示了第二个掩模版300的遮光层310，而第二个掩模版300的基板未显示。

请继续参考图3，第二个掩模版300的遮光层310具有对应于随机静态存储器栅极区域的第一区域310A(第一区域310A为图3中虚线框所包围的区域)，在第一区域310A中具有多个垂直于各栅极条的开口311，后续使用第二个掩模版300时，各栅极条120正对开口311的部分被去除。

然而，上述第二个掩模版300的遮光层310中，仅在第一区域310A设置有用于修整各栅极条的开口311。因此，整个遮光层310的透光率极低，通常只有1％～10％(由于基板通常为透明材质制作，因此遮光层310的透光率基本等于整个掩模版300的透光率)。也就是说，整个第二个掩模版300的遮光层310大部分都是不透光的非图形区。因此，上述第二个掩模版300容易在工作过程中吸收曝光光线，而导致自加热现象。

请参考图4，示出半导体器件(半导体器件具体以随机静态存储器为例)的形成过程中，当采用如图3所示的第二个掩模版300时，套刻精度的剩余偏差(剩余偏差即偏差)与曝光时间的关系。换言之，图4显示了采用第二个掩模版300处理一个批次(lot)的晶圆(以一个批次25片晶圆为例)时，随着时间变化，图案出现失真的情况。

具体如图4所示，通常上述掩模版300一次用于处理一个批次的25片晶圆，每片晶圆的所需曝光时间基本相同。在处理这25片晶圆过程中，掩模版300不断地处于光照条件下，并且相邻两次曝光光照间隔时间短。因此掩模版300自加热不断累加，最终导致掩模版300的遮光层310温度升高。而掩模版300的遮光层310温度升高就会导致其自身变形，从而导致采用此掩模版300形成的图案失真，出现存在严重的套刻精度偏差问题。最终，当采用掩模版300去除图1所示栅极条120时，就会出现不应去除的部分被去除或应该去除的部分没有完全去除等情况，造成最终形成的半导体器件性能下降甚至失效。

从图4中还可以看到，时间越靠后处理的晶圆套刻精度偏差越严重。一个批次的晶圆中，在x-方向上，套刻精度偏差与曝光时间呈y＝0.0483x+3.6318的线性关系，在与x-方向垂直的y-方向上，套刻精度偏差与曝光时间呈y＝0.0824x+3.6571的线性关系。可见，y-方向套刻精度偏差更加严重。并且根据两个线性关系的确定系数R²的值分别为0.8829和0.9347，说明两个方向上套刻精度偏差与曝光时间均呈很强的线性关系。

为此，本发明提供一种新的掩模版，所述掩模版中，通过设置辅助图形，增大了掩模版的透光率，并且不影响半导体器件图形结构的形成。而增大掩模版的透光率，掩模版中遮光层接收曝光光线照射的面积减小，因此遮光层吸收的光线减少，掩模版遮光层自加热效应降低。而掩模版遮光层自加热效应降低，又能够减小掩模版遮光层自身的变形，从而防止利用掩模版形成的器件图形发生偏差，提高采用此掩模版形成的半导体器件的图形准确性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明一实施例提供一种掩模版500，请参考图5。

如图5所示，掩模版500包括基板(未示出)和位于所述基板上的遮光层510。遮光层510具有区域510A(区域510A为图5中虚线框所包围的区域)。区域510A中具有主图形(未标注)，所述主图形包括开口511，所述主图形用于对半导体衬底上的器件图形结构进行修整，所述主图形使整个掩模版500达到第一透光率。

掩模版500的遮光层510内还包括辅助图形，所述辅助图形位于所述主图形外围，所述辅助图形用于增大掩模版500的透光率，所述辅助图形包括副栅极去除开口512。所述辅助图形使所述掩模版500达到第二透光率。其中，所述第二透光率大于所述第一透光率。

本实施例中，所述第一透光率为1％～10％，所述第二透光率为50％～90％。通过使掩模版500达到第二透光率，本实施例使掩模版500自身接收曝光光线照射的面积减小。

本实施例中，所述基板可以为透明材料制作，例如玻璃材料，具体可以为石英玻璃，基板的厚度可以控制在60nm～80nm。

本实施例中，遮光层510的材料可以由硅化钼、铬或者两者的组合形成。遮光层510的厚度可以控制在40nm～60nm。

本实施例中，区域510A可以为随机静态存储器存储单元区域。

本实施例中，所述副栅极去除开口512用于形成非器件图形。具体的，所述副栅极去除开口512用于去除采用前一掩模版(未示出)制作的冗余副栅极条。而前一掩模版形成这些副栅极条并不是器件图形结构的一部分，而是需要去除的部分。也就是说，前一掩模版制作出这些副栅极条，目的是利用光的衍射和散射作用而使栅极条的图形更加精准。在前一掩模版制作出这些副栅极条后，可以通过掩模版500上的副栅极去除开口512，将相应的副栅极条去除。

本实施所提供掩模版500中，通过设置辅助图形，增大了掩模版500中遮光层510的透光率，亦即增大了掩模版500的透光率，并且辅助图形不影响半导体器件图形结构的形成。而增大掩模版500的透光率，掩模版500接收曝光光线照射的面积减小，因此吸收的光线减少，掩模版500自加热效应降低。而掩模版500自加热效应降低，又能够减小掩模版500中遮光层510自身的变形，从而防止利用掩模版500形成的器件图形发生偏差，提高采用掩模版500形成的半导体器件的图形准确性。

本实施所提供掩模版500中，辅助图形具体使掩模版500的透光率从1％～10％升高至50％～90％，因此，掩模版500在处理整个批次的晶圆(例如25片晶圆)时，自加热效应均保持在较低水平，利用掩模版500形成的器件图形的准确度较高，进一步提高采用掩模版500形成的半导体器件的图形准确性。

本发明又一实施例提供一种掩模版600，请参考图6。

如图6所示，掩模版600包括基板(未示出)和位于所述基板上的遮光层610。遮光层610具有区域610A(区域610A为图6中虚线框所包围的区域)。区域610A具有主图形，即主图形位于遮光层610内。所述主图形包括开口611，所述主图形用于对半导体衬底上的器件图形结构进行修整，所述主图形使整个掩模版600达到第一透光率。

如图6所示，掩模版600还包括辅助图形，所述辅助图形位于所述主图形外围，所述辅助图形用于增大掩模版600的透光率，所述辅助图形包括伪栅去除开口612。所述辅助图形使所述掩模版600达到第二透光率。其中，所述第二透光率大于所述第一透光率。

本实施例中，所述基板可以为透明材料制作，例如玻璃材料，具体可以为石英玻璃，基板的厚度可以控制在60nm～80nm。

本实施例中，遮光层610的材料可以由硅化钼、铬或者两者的组合形成。遮光层610的厚度可以控制在40nm～60nm。

本实施例中，所述第一透光率为1％～10％，所述第二透光率为50％～90％。通过使掩模版600达到第二透光率，本实施例使掩模版600自身接收曝光光线照射的面积减小。

本实施例中，区域610A可以为随机静态存储器存储单元区域。

本实施例中，所述伪栅去除开口612用于形成非器件图形。具体的，所述伪栅去除开口612用于去除采用前一掩模版(未示出)制作的伪栅极，这些伪栅极通常制作在非器件区。前一掩模版形成这些伪栅极并不是器件图形结构的一部分，而是需要去除的部分。也就是说，前一掩模版制作出这些伪栅极，目的是在非器件区同时制作与栅极材料相同的伪栅极，从而保证在平坦化(通常采用化学机械研磨法进行平坦化)过程中，芯片的各区域均形成平坦的表面。而在前一掩模版制作出这些伪栅极后，可以通过掩模版600上的伪栅去除开口612，将相应的伪栅极去除。

本实施所提供掩模版600中，通过设置辅助图形，增大了掩模版600的透光率，并且不影响半导体器件图形结构的形成。而增大掩模版600的透光率，掩模版600接收曝光光线照射的面积减小，因此吸收的光线减少，掩模版600自加热效应降低。而掩模版600自加热效应降低，又能够减小掩模版600自身的变形，从而防止利用掩模版600形成的器件图形发生偏差，提高器件图形的准确性。

本实施所提供掩模版600中，具体使掩模版600的透光率从1％～10％升高至50％～90％，因此，掩模版600在处理整个批次的晶圆(例如25片晶圆)时，自加热效应均保持在较低水平，利用掩模版600形成的器件图形的准确度较高，提高采用掩模版600形成的半导体器件的图形准确性。

本发明再一实施例提供一种掩模版700，请参考图7。

如图7所示，掩模版700包括基板(未示出)和位于所述基板上的遮光层710。遮光层710具有区域710A(区域710A如图7中的虚线框所包围的范围)。区域710A内具有主图形，所述主图形用于对半导体衬底上的器件图形结构进行修整，所述主图形包括开口711，所述主图形使整个掩模版700达到第一透光率。

如图7所示，掩模版700还包括辅助图形，所述辅助图形位于所述主图形外围，所述辅助图形用于增大掩模版700的透光率，以使所述掩模版700达到第二透光率。所述辅助图形包括非可印亚衍射散射槽712。其中，所述第二透光率大于所述第一透光率。

需要说明的是，在本发明的其它实施例中，所述辅助图形也可以位于所述主图形内部，例如位于主图形所包括的各开口之间。本发明对辅助图形的位置不作限定。

本实施例中，所述基板可以为透明材料制作，例如玻璃材料，具体可以为石英玻璃，基板的厚度可以控制在60nm～80nm。

本实施例中，遮光层710的材料可以由硅化钼、铬或者两者的组合形成。遮光层710的厚度可以控制在40nm～60nm。

本实施例中，所述第一透光率为1％～10％，所述第二透光率为50％～90％。通过使掩模版700达到第二透光率，本实施例使掩模版700自身接收曝光光线照射的面积减小。

本实施例中，区域710A可以为随机静态存储器存储单元区域。

本实施例中，所述非可印亚衍射散射槽712仅用于透光(即增加透光率)，而不用于形成图形。具体的，非可印亚衍射散射槽712的长度尺寸为大于等于50nm，宽度尺寸为20nm～35nm。在此长宽尺寸范围内，非可印亚衍射散射槽712虽然可以透过光线，但是曝光光线却无法对下方的感光材料进行有效的曝光，因此，非可印亚衍射散射槽712的图形无法转移至半导体衬底上，即非可印亚衍射散射槽712无法形成相应的图形。

为了防止非可印亚衍射散射槽712对半导体器件的形成过程产生影响，本实施设置非可印亚衍射散射槽712的长度尺寸为大于等于50nm，宽度尺寸为20nm～35nm，由于宽度尺寸为20nm～35nm，因此，虽然光线能够透过非可印亚衍射散射槽712，但是透过的光线会发生衍射而涣散，而不会对相应的感光材料产生影响，因此透过的光线不产生相应的显影图案。

本实施所提供掩模版700中，通过设置辅助图形，增大了掩模版700的透光率，并且不影响半导体器件图形结构的形成。而增大掩模版700的透光率，掩模版700接收曝光光线照射的面积减小，因此吸收的光线减少，掩模版700自加热效应降低。而掩模版700自加热效应降低，又能够减小掩模版700自身的变形，从而防止利用掩模版700形成的器件图形发生偏差，提高采用掩模版700形成的半导体器件的图形准确性。

本发明又一实施例提供一种半导体器件的形成方法。

所述半导体器件的形成方法首先提供半导体衬底(未示出)。

本实施例中，所述半导体衬底具体为硅衬底。在本发明的其它实施例中，所述半导体衬底材料可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底。

所述半导体器件的形成方法在提供所述半导体衬底后，采用第一掩模版在所述半导体衬底上形成第一器件图形结构。

具体的，本实施例中，所述第一器件图形结构为SRAM存储单元中的栅极条，可结合参考图1中的栅极条120。由此可知，所述第一掩模版具有用于形成第一器件图形结构的第一图形。第一图形用于形成所述栅极条。

此外，所述第一掩模版还具有保护图形，所述保护图形具体为亚衍射散射条。所述保护图形(即所述亚衍射散射条)用于在栅极条两侧分别形成副栅极条。

所述半导体器件的形成方法在提供所述半导体衬底后，采用第二掩模版对所述第一器件图形结构进行修整。

请参考图8，所述第二掩模版如图8中的第二掩模版800所示。第二掩模版800具有基板(未示出)和遮光层810。遮光层810具有区域810A(区域810A为图8中虚线框包围区域)。区域810A具有主图形(未标注)，即所述主图形位于遮光层810内。所述主图形用于对所述第一器件图形结构进行修整，所述主图形包括开口811，所述主图形使整个掩模版达到第一透光率。

本实施例中，采用第二掩模版800的所述主图形用于对所述栅极条进行修整，具体以分割所述栅极条成为不同静态随机储存器存储单元的栅极。

请继续参考图8，第二掩模版800还具有辅助图形，所述辅助图形具有副栅极去除开口812、伪栅去除开口813和非可印亚衍射散射槽814。

请继续参考图8，副栅极去除开口812用于形成非器件图形。

前面已经提到，所述第一掩模版的保护图形用于形成副栅极条，而第二掩模版800的所述副栅极去除开口812用于去除所述副栅极条。

请继续参考图8，伪栅去除开口813用于形成非器件图形。

本实施例中，所述第一掩模版的所述保护图形还具有伪栅极保护区，所述伪栅极保护区用于在所述半导体衬底的非器件区上形成伪栅极。所述第二掩膜版的所述伪栅去除开口813用于去除所述伪栅极。

请继续参考图8，非可印亚衍射散射槽814不用于形成图形。

本实施例中，非可印亚衍射散射槽814的长度尺寸为大于等于50nm，宽度尺寸为20nm～35nm，并且相邻非可印亚衍射散射槽814的距离可以控制在150nm～400nm。在此长宽尺寸范围内，非可印亚衍射散射槽814虽然可以透过光线，但是曝光光线却无法对下方的感光材料进行有效的曝光，因此，非可印亚衍射散射槽814的图形无法转移至半导体衬底上，即非可印亚衍射散射槽814无法形成相应的图形。

需要说明的是，在本发明的其它实施例中，第二掩模版除了主图形之外，也可以只具有副栅极去除开口(如图5所示)，或者只具有伪栅去除开口(如图6所示)，又或者只具有非可印亚衍射散射槽(如图7所示)。当然，第二掩模版除了主图形之外，也可以具有副栅极去除开口、伪栅去除开口和非可印亚衍射散射槽中的其中两个。

本实施例中，所述辅助图形用于增大掩模版的透光率，以使所述掩模版达到第二透光率。所述第二透光率大于所述第一透光率。本实施例中，所述第一透光率为1％～10％，所述第二透光率为50％～90％。

本实施例所提供的半导体器件的形成方法中，采用第一掩模版在所述半导体衬底上形成第一器件图形结构，然后采用第二掩模版800对所述第一器件图形结构进行修整，第二掩模版800具有遮光层810，遮光层810内具有主图形，所述主图形用于对所述第一器件图形结构进行修整，所述主图形包括开口811，所述主图形使整个掩模版达到第一透光率，并且，第二掩模版800的遮光层810内具有还具有辅助图形，所述辅助图形包括副栅极去除开口812、伪栅去除开口813和非可印亚衍射散射槽814，辅助图形使第二掩模版800达到第二透光率。当第二掩模版800达到第二透光率时，第二掩模版800接收曝光光线照射的面积减小，因此吸收的光线减少，第二掩模版800自加热效应降低。而第二掩模版800自加热效应降低，又能够减小第二掩模版800自身的变形，从而防止利用第二掩模版800形成的半导体器件图形发生偏差，提高半导体器件图形的准确性。

本实施所提供第二掩模版800中，所述辅助图形具体使第二掩模版800的透光率从1％～10％升高至50％～90％，因此，第二掩模版800在处理整个批次的晶圆(例如25片晶圆)时，自加热效应均保持在较低水平，利用第二掩模版800形成的器件图形的准确度较高，进一步提高器件图形的准确性。

请参考图9，本实施例所提供的半导体器件的形成方法中，由于采用了所述第一掩膜版，并且采用了与所述第一掩膜版配合的第二掩模版800，在一个批次的晶圆中，所形成的半导体器件的套刻精度偏差与时间的关系如图9所示。可以看到，在不同曝光时间内，无论是x-方向上还是y-方向上，套刻精度偏差始终处于一个较低的水平，并且套刻精度偏差不再随时间线性变化。可见，采用本发明实施例所提供的第二掩模版800能够较好地防止因掩模版自加热效应而导致的套刻精度偏差较大的问题。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种掩模版，包括：

基板；

位于所述基板上的遮光层；

主图形，位于所述遮光层内；

其特征在于，还包括：

辅助图形，位于所述遮光层内；

所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。

2.如权利要求1所述的掩模版，其特征在于，所述掩模版的透光率为50％～90％。

3.如权利要求1所述的掩模版，其特征在于，所述辅助图形用于在半导体衬底上形成或者去除非器件图形，或者所述辅助图形仅用于透光。

4.如权利要求1或2所述的掩模版，其特征在于，所述辅助图形包括副栅极去除开口。

5.如权利要求1或2所述的掩模版，其特征在于，所述辅助图形包括伪栅去除开口。

6.如权利要求1或2所述的掩模版，其特征在于，所述辅助图形包括非可印亚衍射散射槽。

7.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底；

采用第一掩模版在所述半导体衬底上形成第一器件图形结构；

采用第二掩模版对所述第一器件图形结构进行修整，所述第二掩模版包括基板和位于基板上的遮光层；

所述第二掩模版还包括位于所述遮光层内的主图形；

所述第二掩模版还包括位于所述遮光层内的辅助图形，所述辅助图形位于所述主图形内部或者所述主图形外围，所述辅助图形用于增大掩模版的透光率。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第二掩模版的透光率为50％～90％。

9.如权利要求7所述的半导体器件的形成方法，其特征在于，所述辅助图形用于在半导体衬底上形成或者去除非器件图形，或者所述辅助图形仅用于透光。

10.如权利要求7所述的半导体器件的形成方法，其特征在于，所述辅助图形包括副栅极去除开口。

11.如权利要求7所述的半导体器件的形成方法，其特征在于，所述辅助图形包括伪栅去除开口。

12.如权利要求7所述的半导体器件的形成方法，其特征在于，所述辅助图形包括非可印亚衍射散射槽。

13.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一器件图形结构包括栅极条和副栅极条；所述副栅极去除开口正对所述副栅极条，所述副栅极去除开口用于去除所述副栅极条。

14.如权利要求10所述的半导体器件的形成方法，其特征在于，所述半成形器件图形结构包括伪栅极；所述伪栅去除开口正对所述伪栅极，所述伪栅去除开口用于去除所述伪栅极。

15.如权利要求13所述的半导体器件的形成方法，其特征在于，所述栅极条为静态随机储存器存储单元的栅极条，所述主图形正对至少部分所述栅极条，所述主图形用于分割所述栅极条成为栅极。