CN105577174A - 相位检测器 - Google Patents

Abstract

本发明提供一种相位检测器。该相位检测器包括第一锁存器和控制电路。第一锁存器用于响应于第一输入信号和第二输入信号之间的相位差生成第一输出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中每一个均包括所述相位差的第一相位信息和第二相位信息。控制电路用于响应于所述相位差的所述第一相位信息生成相位指示信号，其中所述相位指示信号指示所述第一输入信号和所述第二输入信号之间的相对位置。本发明提供的相位检测器只需要一个时钟周期来提供相位领先/落后结果，可以提供快速准确的相位指示信号，并且即使两个输入信号之间存在占空比偏差时，本发明提供的相位检测器也能够提供正确的结果。

Description

相位检测器

技术领域

本发明涉及相位检测器，更具体地，涉及包含锁存器的相位检测器。

背景技术

相位检测器可以用于检测两个信号之间的相位差。相位检测器经常用于锁相环(phase-lockedloop,PLL)系统或者迟延锁定环(delay-lockedloop,DLL)系统。在许多应用中，例如在高速电子设备和通信系统中，检测相位差是非常重要的。随着现代电子设备中增长的操作频率和更高的精度要求，需要快速且精确的相位检测器。

发明内容

有鉴于此，本发明提供一种相位检测器以有效地解决上述问题。

依据本发明的一方面，提供了一种相位检测器。该相位检测器包括第一锁存器和控制电路。第一锁存器用于响应于第一输入信号和第二输入信号之间的相位差生成第一输出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中每一个均包括所述相位差的第一相位信息和第二相位信息。控制电路用于响应于所述相位差的所述第一相位信息生成相位指示信号，其中所述相位指示信号指示所述第一输入信号和所述第二输入信号之间的相对位置。

本发明提供的相位检测器只需要一个时钟周期来提供相位领先/落后结果，可以提供快速准确的相位指示信号，并且即使两个输入信号之间存在占空比偏差时，本发明提供的相位检测器也能够提供正确的结果。

在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。

附图说明

图1例示了根据本发明的实施方式的相位检测器。

图2A、图2B和图2C例示了锁存器的三种可能的实现方式。

图3A和图3B例示了图2C所示的锁存器的信号波形。

图4例示了根据本发明的实施方式的相位检测器。

图5例示了根据本发明的实施方式的计算逻辑。

图6例示了根据本发明的实施方式的门控逻辑。

图7A例示的信号波形显示了第一输入信号s1领先第二输入信号s2。

图7B例示的信号波形显示了第一输入信号s1落后于第二输入信号s2。

图8例示了根据本发明的实施方式的相位检测器。

图9例示了根据本发明的实施方式的相位检测器。

图10例示了根据本发明的实施方式的相位检测器。

具体实施方式

在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。本领域一般技术人员应可理解，制造商可能会用不同的名词来称呼同一元件。本说明书及后续的权利要求并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。

图1例示了根据本发明的实施方式的相位检测器1。相位检测器1包括第一锁存器11和控制电路10。响应于第一输入信号s1和第二输入信号s2之间的相位差第一锁存器11生成第一输出信号p1和第二输出信号p2。第一输出信号p1和第二输出信号p2中每一个均包括相位差的第一相位信息和第二相位信息响应于相位差的第一相位信息控制电路10生成相位指示信号PD，其中相位指示信号PD表明了第一输入信号s1和第二输入信号s2之间的相对位置。

在一个实施方式中，控制电路10包括控制逻辑12和第二锁存器13。控制逻辑12从第一输出信号p1中滤除掉第二相位信息以及从第二输出信号p2中滤除掉第二相位信息以生成第一过滤信号q1和第二过滤信号q2。第二锁存器13响应于第一过滤信号q1和第二过滤信号q2，生成相位指示信号PD。下面给出相位检测器1中元件的详细描述。

锁存器是具有两个稳定状态(例如逻辑高电平和逻辑低电平)的电路，可用于存储状态信息。锁存器一般可以指电平敏感型器件和边沿触发型器件。锁存器通常有两个输入端和两个输出端，其中在稳定状态两个输出端的逻辑电平极性相反。本发明的锁存器可以由具有对称结构的对称锁存器实现。对于具有两个输入端的对称锁存器，源自一个输入端的信号路径的特性(如负载或路径延迟)与源自另一输入端的信号路径的特性相同。对称锁存器的示例包括SR锁存器、JK锁存器和从基本的SR锁存器修改得到的其他锁存器。本发明的实施方式以SR锁存器作为第一锁存器11的示例进行解释说明，但并非是限制性的。其他类型的对称锁存器也可用于相位检测器1中。

图2A、图2B和图2C例示了锁存器的三种可能的实现方式。第一锁存器11在本实施方式中是SR锁存器，可以由与非(NAND)门或者或非(NOR)门实现，分别如图2A和图2B所例示。图2C显示了与图2A相似的实现方式，只是具有反向输出。表1给出了图2A所示的SR锁存器101的真值表，表2给出了图2C所示的SR锁存器103的真值表。“保持”是指输出值与前一状态保持相同。

s1	s2	p1	p2
				0	0	1	1
0	1	0	1
				1	0	1	0
1	1	保持	保持

表1

s1	s2	p1	p2
				0	0	0	0
0	1	0	1
				1	0	1	0
1	1	保持	保持

表2

可以根据设计要求和检测器1中使用的其他逻辑块来采用适当的实现方式。在本实施方式中，第一锁存器11由图2C所示的锁存器103实现，第二锁存器13由图2A所示的锁存器101实现。应该指出的是，对称锁存器的其他实现方式也适用。

图3A和图3B例示了图2C所示的锁存器103的信号波形。第一锁存器11接收第一输入信号s1和第二输入信号s2。在一个实施方式中，第一输入信号s1和第二输入信号是s2是具有相同频率和不同相位的两个时钟信号。第一锁存器11可以检测第一输入信号s1和第二输入信号s2之间的相位差图3A示出了第一输入信号s1领先第二输入信号s2。时间T1表示初始状态。时间T2表示第一输入信号s1的上升沿和第二输入信号s2的上升沿之间的时间差。第一锁存器11在此实施方式中是SR锁存器，在时间T2处于设置状态，因此第一输出信号p1等于1，第二输出信号p2等于0。在时间T3，输入信号s1和s2都是逻辑高电平。SR锁存器处于保持状态并保持先前的值。因此，第一输出信号p1和第二输出信号p2保持与先前状态相同的逻辑值。时间T4表示第一输入信号s1的下降沿和第二输入信号s2的下降沿之间的时间差。第一锁存器11在时间T4处于复位状态，因此第一输出信号p1等于0，第二输出信号p2等于1。

因此，第一输出信号p1在时间T2开始时上升并且在时间T4开始时下降。第二输出信号p2在时间T4开始时上升。由于时间T2和T4对应于第一输入信号s1和第二输入信号s2之间的相位差因此关于第一输入信号s1和第二输入信号s2之间的相位差的信息可通过第一输出信号p1和第二输出信号p2获得。相位差包括第一相位信息和第二相位信息第一相位信息对应于输入信号s1和s2的上升沿之间的相位差(对应于时间T2)。第二相位信息对应于输入信号s1和s2的下降沿之间的相位差(对应于时间T4)。

图3B示出了第一输入信号s1落后于第二输入信号s2。类似的，第一锁存器11在时间T2处于复位状态，在时间T3处于保持状态，在时间T4处于设置状态。关于输入信号s1和s2之间的相位差的信息也可由第一输出信号p1和第二输出信号p2获得。相位差包括第一相位信息和第二相位信息第一相位信息对应于输入信号s1和s2的上升沿之间的相位差(对应于时间T2)。第二相位信息对应于输入信号s1和s2的下降沿之间的相位差(对应于时间T4)。由于第一输入信号s1和第二输入信号s2之间的相位差由第一输出信号p1和第二输出信号p2获得，因此可以基于第一输出信号p1和第二输出信号p2确定第一输入信号s1是领先还是落后第二输入信号s2。

在此实施方式中，对应于下降沿的第二相位信息被故意滤除掉。换句话说，相位指示信号PD可以仅基于第一相位信息确定，第一相位信息对应于两个输入信号s1和s2的上升沿之间的相位差。由于第二相位信息被滤除掉，因而第一输入信号s1和第二输入信号s2的下降沿之间的时间差不会影响相位指示信号PD。相位检测器1可以在第一输入信号s1和第二输入信号s2的上升沿偏差之后立即确定相位指示信号PD。一旦确定了相位指示信号PD，结果将保持稳定的电平，而不论第二相位信息为何。不需要对相位指示信号PD进一步的信号处理，如累积或平均。因此相位检测器1可以非常快地生成相位指示信号PD。

在一个实施方式中，控制逻辑12从第一输出信号p1和第二输出信号p2滤除掉第二相位信息滤除过程可以取决于第一输入信号s1和第二输入信号s2的状态。有多种方式来实现控制逻辑12用于这种滤除过程。

图4例示了根据本发明的实施方式的相位检测器1。控制逻辑12的可能实现方式在图4中示出。控制逻辑12包括计算逻辑121和门控逻辑(gatinglogic)122。计算逻辑121响应于第一输入信号s1和第二输入信号s2生成控制信号c1。门控逻辑122响应于控制信号c1从第一输出信号p1滤除掉第二相位信息以生成第一过滤信号q1，并响应于控制信号c1从第二输出信号p2滤除掉第二相位信息以生成第二过滤信号q2。

在这个实施方式中，门控逻辑122可以作为闭锁装置(blockingdevice)，以防止第二相位信息传播到门控逻辑122的外部。闭锁装置可以由具有适当控制逻辑信号的逻辑门实现。例如，逻辑与(AND)门的一个输入端的逻辑0可以阻止逻辑与门的另一输入端的信息被传播出去。在这个示例中，逻辑0称为逻辑与门的控制值。一个输入端的控制值控制逻辑门的输出值，从而可以阻止在另一输入端的信息被传播出去。在上面的示例中，逻辑与门也可以由逻辑与非门(NAND)取代。另一个例子是将逻辑1施加到逻辑或(OR)门或逻辑或非(NOR)门的一个输入端，逻辑或门或逻辑或非门的控制值为逻辑1。

在此实施方式中，计算逻辑121生成用以控制门控逻辑122的操作的控制信号c1。因为目的是滤除掉对应于下降沿转变的第二相位信息在第一输入信号s1和第二输入信号s2的下降沿之间的时间期间控制信号c1被设置为控制值。

图5例示了根据本发明的实施方式的计算逻辑121。计算逻辑121包括逻辑或门211、逻辑与非门212和锁存器213。在一个实施方式中，锁存器213可以由与非类型的SR锁存器实现，例如图2A所示的锁存器101。逻辑或门211通过第一输入端接收第一输入信号s1和通过第二输入端接收第二输入信号s2。逻辑与非门212接收第一输入信号s1和第二输入信号s2。锁存器213的一个输入端耦接到逻辑或门211的输出。锁存器213的另一输入端耦接到逻辑与非门212的输出。锁存器213通过输出端生成控制信号c1。根据此实施方式中所使用的逻辑门，在第一输入信号s1和第二输入信号s2的下降沿之间的时间期间(如图3A和图3B所示的时间T4)，控制信号c1被设置为逻辑0。逻辑0是逻辑与门和逻辑与非门的控制值。因此此实施方式中的门控逻辑122可以由逻辑与非门实现，从而滤除掉第二相位信息

图6例示了根据本发明的实施方式的门控逻辑122。门控逻辑122包括第一逻辑与非门221和第二逻辑与非门222。第一逻辑与非门221接收第一输出信号p1和控制信号c1，以生成并输出第一过滤信号q1。第二逻辑与非门222接收第二输出信号p2和控制信号c1，以生成并输出第二过滤信号q2。在此实施方式中逻辑与非门用作门控设备，因此，当控制信号c1等于0时，输出信号p1和p2中的信息不会传播到过滤信号q1和q2。

由于门控逻辑122用于阻止第二相位信息传播，控制信号c1可以在恰当的时间在输出信号p1和p2中阻止第二相位信息请参考图4。在一个实施方式中，计算逻辑121的路径延迟大于第一锁存器11的路径延迟，因而控制信号c1可以以正确的时机输入到门控逻辑122。例如，通过采用适当的门尺寸和/或负载参数，计算逻辑121的路径延迟可以大于第一锁存器11的路径延迟。在一个实施方式中，延迟元件，例如串行连接的多个反向器，也可以用来协助计算逻辑121，以使得计算逻辑121的路径延迟大于第一锁存器11的路径延迟。

第二锁存器13耦接到控制逻辑12的门控逻辑122，用于接收第一过滤信号q1和第二过滤信号q2并生成相位指示信号PD。相位指示信号PD指示第一输入信号s1是领先还是落后于第二输入信号s2。在一个实施方式中，第二锁存器13由与非类型的SR锁存器实现，如图2A所示的锁存器。。

图7A例示的信号波形显示了第一输入信号s1领先第二输入信号s2。由计算逻辑121生成信号s1+s2(或运算)、(与非运算)、控制信号c1。在时间T3和T4，控制信号c1为逻辑0。请参阅图6的门控逻辑122。因此过滤信号q1和q2在时间T3和T4为逻辑1，不论输出信号p1和p2的状态为何。过滤信号q1和q2被馈送至第二锁存器13，因此第二锁存器13在时间T3和T4为保持状态。注意到，第二锁存器13在时间T1和T5也为保持状态。第二相位信息并不影响相位指示信号PD，因为第二锁存器13在时间T4为保持状态。换句话讲，相位指示信号PD取决于第一相位信息该第一相位信息对应于第一输入信号s1和第二输入信号s2的上升沿之间的相位差。一旦确定了相位检测的结果，第二锁存器13仍继续保持状态，以提供具有稳定值的输出信号。

图7B例示的信号波形显示了第一输入信号s1落后于第二输入信号s2。同样的，控制信号c1在时间T3和T4为逻辑0。因此，第二相位信息并不影响相位指示信号PD，因为第二锁存器13在时间T3和T4为保持状态。在图7A中，不论相位指示信号PD在时间T1为何，相位指示信号PD从时间T2开始变成逻辑0，以指示第一输入信号s1领先第二输入信号s2。时间T1的“X”表示相位指示信号PD源自先前的时钟周期，可以为逻辑0或逻辑1。在图7B，相位指示信号PD从时间T2开始变成逻辑1，以指示第一输入信号s1落后于第二输入信号s2。换句话说，在第一输入信号s1和第二输入信号s2之间的上升沿偏差后，相位指示信号PD立即是正确的。此外，相位指示信号PD之后保持稳定值。当第一输入信号s1的上升沿和第二输入信号s2的上升沿之间的领先/落后状态变化时，相位指示信号PD变化。一检测到上升沿偏差，相位指示信号PD就会显示相应的结果并且之后保持在稳定状态。因此，相位检测器1可用于非常高速的应用。

此外，第一输入信号s1的占空比可能不同于第二输入信号s2的占空比。在图7A和图7B所示的示例中，输入信号s1的占空比小于输入信号s2的占空比(时间T2小于时间T4)。由于第二锁存器13被设计为在时间T3、T4和T5处于保持状态，时间T4的实际持续时间不会影响相位指示信号PD的正确性。也就是说，即使两个输入信号s1和s2的占空比不同(时间T2的持续时间不同于时间T4的持续时间)，仍可以提供正确的相位指示信号PD。在传统相位检测器中，两个输入信号之间占空比的轻微偏差都可能会导致错误的相位检测结果。本发明的相位检测器1的操作不受输入信号之间占空比的差异的影响。

本发明关于基于输入信号的上升沿检测相位差。然而，应该指出的是，相位检测器也可以被修改为基于输入信号的下降沿检测相位差。即，第一相位信息可以对应于输入信号s1和s2的下降沿之间的相位差，第二相位信息可以对应于输入信号s1和s2的上升沿之间的相位差。可能的电路修改包括在锁存级之前使输入信号反相和/或使用或非型SR锁存器。此外，控制逻辑12的实现方式也可以改变。采用的门的类型取决于锁存器的电路电平。可以修改控制逻辑12内的逻辑电路以满足相位检测器中其他电路的输入/输出条件。控制逻辑12的实现方式可以进行适当的修改，只要控制逻辑12能从输出信号p1和p2滤除掉第二相位信息

应该注意，本发明中还有相位检测器的其他设计方案。例如，各个构件之间的连接顺序和信号连接关系可以被修改，只要能保持过滤第二相位信息的功能。

图8例示了根据本发明的实施方式的相位检测器2。相位检测器2包括第一锁存器21和控制电路20。第一锁存器21响应于第一输入信号s1和第二输入信号s2之间的相位差生成第一输出信号p1和第二输出信号p2。第一输出信号p1和第二输出信号p2中每一个均包括相位差的第一相位信息和第二相位信息控制电路20响应于相位差的第一相位信息生成相位指示信号PD，其中相位指示信号PD指示第一输入信号s1和第二输入信号s2之间的相对位置。

在一个实施方式中，控制电路20包括控制逻辑22和第二锁存器23。第二锁存器23响应于第一和第二输出信号p1和p2，生成第一和第二锁存输出信号r1和r2，其中第一锁存输出信号r1和第二锁存输出信号r2均包括第一相位信息和第二相位信息控制逻辑22从第一锁存输出信号r1滤除掉第二相位信息以及从第二锁存输出信号r2滤除掉第二相位信息以生成第一过滤信号q1和第二过滤信号q2，其中相位指示信号PD包括第一过滤信号q1和第二过滤信号q2。在一个实施方式中，第一过滤信号q1是第二过滤信号q1的反相信号。例如，当第一输入信号s1领先第二输入信号s2时，第一过滤信号q1为1，第二过滤信号q2为0。当第一输入信号s1落后第二输入信号s2时，第一过滤信号q1为0，第二过滤信号q2为1。因此，包括第一过滤信号q1和第二过滤信号q2的相位指示信号PD指示第一输入信号s1和第二输入信号s2之间的相对位置。

图8所示的相位检测器2与图1所示的相位检测器1之间的差别在于控制逻辑22和第二锁存器23之间的连接顺序。通过适当的修改电路元件，保持了过滤第二相位信息的功能。第二相位信息可以对应于上升沿转变或下降沿转变。

控制逻辑22包括计算逻辑221和门控逻辑222。计算逻辑221响应于第一输入信号s1和第二输入信号s2生成控制信号c1。门控逻辑222响应于控制信号c1从第一锁存输出信号r1滤除掉第二相位信息以生成第一过滤信号q1，并且响应于控制信号c1从第二锁存输出信号r2滤除掉第二相位信息以生成第二过滤信号q2。

第一锁存器21和第二锁存器23可以是SR锁存器。相位检测器2的操作与相位检测器1类似，因而这里不再重复详细描述。采用的门的类型也可以与相位检测器1中门的类型相同。例如，计算逻辑221可以包括接收第一输入信号s1和第二输入信号s2的逻辑或门、接收第一输入信号s1和第二输入信号s2的逻辑与非门以及锁存器。门控逻辑222可以包括第一逻辑与非门和第二逻辑与非门。第一输入信号s1的占空比也可以与第二输入信号s2的占空比不同。相位指示信号PD不受不同占空比的影响。

图9例示了根据本发明的实施方式的相位检测器3。相位检测器3包括第一锁存器31和控制电路30。在一个实施方式中，控制电路30包括控制逻辑32和第二锁存器33。通过适当的修改电路元件，保持了滤除掉第二相位信息的功能。第二相位信息可以对应于上升沿转变或下降沿转变。

控制逻辑32包括计算逻辑321和门控逻辑322。计算逻辑321响应于第一输出信号p1和第二输出信号p2生成控制信号c1。门控逻辑322响应于控制信号c1从第一锁存输出信号r1滤除掉第二相位信息以生成第一过滤信号q1，并且响应于控制信号c1从第二锁存输出信号r2滤除掉第二相位信息以生成第二过滤信号q2。

相位检测器3和相位检测器2的区别在于对控制逻辑进行控制的信号。相位检测器2中，控制逻辑22由输入信号s1和s2控制，而在相位检测器3中，控制逻辑32由输出信号p1和p2控制。除了这一区别外，相位检测器3与相位检测器2的操作相似，因此这里不再重复详细描述。控制逻辑32中使用的门类型也可以与控制逻辑22中使用的门类型相同。例如，计算逻辑321可以包括接收第一和第二输出信号p1和p2的逻辑或门、接收第一和第二输出信号p1和p2的逻辑与非门以及锁存器。控制逻辑32的实际的门实现方式也可以有所不同，以适应不同的信号连接关系。滤除掉第二相位信息的功能保持不变。

图10例示了根据本发明的实施方式的相位检测器4。相位检测器4包括第一锁存器41和控制电路40。控制电路40包括控制逻辑42和第二锁存器43。控制逻辑42包括计算逻辑421和门控逻辑422。计算逻辑421响应于从第一输入信号s1和第二输入信号s2以及第一输出信号p1和第二输出信号p2中选择的信号生成控制信号c1。门控逻辑422响应于控制信号c1从第一锁存输出信号r1滤除掉第二相位信息以生成第一过滤信号q1，并且响应于控制信号c1从第二锁存输出信号r2滤除掉第二相位信息以生成第二过滤信号q2。

在一个实施方式中，控制逻辑42进一步包括复用器(multiplexer,MUX)425。复用器425从第一输入信号s1和第二输入信号s2以及第一输出信号p1和第二输出信号p2中选择第一输入信号s1和第二输入信号s2或者第一输出信号p1和第二输出信号p2。因此，计算逻辑421可以由第一输入信号s1和第二输入信号s2控制或者由第一输出信号p1和第二输出信号p2控制。相位检测器4的操作与相位检测器2和相位检测器3类似，因此这里不重复进行详细描述。

总之，本发明公开的相位检测器在结构上是对称的。因为两个输入信号的信号路径是对称的，因而不需要额外的匹配电路，并且因此可以实现零偏置相位检测器。由于对称结构，相位检测器电路对于工艺-电压-温度(Process-Voltage-Temperature，PVT)的变化不敏感。此外，由于相位差信息的一部分被保持而另一部分被忽视，因而只需要一个时钟周期来提供相位领先/落后结果，并且输出的相位指示信号可以保持稳定的电压电平。可以提供快速准确的相位指示信号。此外，即使两个输入信号之间存在占空比偏差时，本发明公开的相位检测器也能够提供正确的结果。

尽管已经根据实用并且优选的实施方式描述了本发明，应当理解，本发明并不限于所公开的实施方式。相反，在没有背离本发明的精神的情况下可以做出各种修改和变形。且前面详细的描述以及附图应该理解为是为了清楚的阐述发明，而不是作为本发明的限制。

Claims (19)

1.一种相位检测器，其特征在于，该相位检测器包括：

第一锁存器，用于响应于第一输入信号和第二输入信号之间的相位差生成第一输出信号和第二输出信号，其中所述第一输出信号和所述第二输出信号中每一个均包括所述相位差的第一相位信息和第二相位信息；以及

控制电路，用于响应于所述相位差的所述第一相位信息生成相位指示信号，其中所述相位指示信号指示所述第一输入信号和所述第二输入信号之间的相对位置。

2.根据权利要求1所述的相位检测器，其特征在于，所述第一相位信息对应于所述第一输入信号和所述第二输入信号的上升沿之间的相位差，所述第二相位信息对应于所述第一输入信号和所述第二输入信号的下降沿之间的相位差。

3.根据权利要求1所述的相位检测器，其特征在于，所述第一相位信息对应于所述第一输入信号和所述第二输入信号的下降沿之间的相位差，所述第二相位信息对应于所述第一输入信号和所述第二输入信号的上升沿之间的相位差。

4.根据权利要求1所述的相位检测器，其特征在于，所述控制电路包括：

控制逻辑，用于从所述第一输出信号滤除掉所述第二相位信息并从所述第二输出信号滤除掉所述第二相位信息，以生成第一过滤信号和第二过滤信号；以及

第二锁存器，用于响应于所述第一过滤信号和所述第二过滤信号，生成所述相位指示信号。

5.根据权利要求4所述的相位检测器，其特征在于，所述控制逻辑包括：

计算逻辑，用于响应于所述第一输入信号和所述第二输入信号生成控制信号；以及

门控逻辑，用于响应于所述控制信号从所述第一输出信号滤除掉所述第二相位信息，以生成所述第一过滤信号，以及响应于所述控制信号从所述第二输出信号滤除掉所述第二相位信息，以生成所述第二过滤信号。

6.根据权利要求5所述的相位检测器，其特征在于，所述计算逻辑包括：

逻辑或门，用于接收所述第一输入信号和所述第二输入信号；

逻辑与非门，用于接收所述第一输入信号和所述第二输入信号；以及

第三锁存器，用于响应于所述逻辑或门的输出和所述逻辑与非门的输出生成所述控制信号。

7.根据权利要求5所述的相位检测器，其特征在于，所述门控逻辑包括：

第一逻辑与非门，用于响应于所述第一输出信号和所述控制信号生成所述第一过滤信号；以及

第二逻辑与非门，用于响应于所述第二输出信号和所述控制信号生成所述第二过滤信号。

8.根据权利要求1所述的相位检测器，其特征在于，所述控制电路包括：

第二锁存器，用于响应于所述第一输出信号和所述第二输出信号生成第一锁存输出信号和第二锁存输出信号，其中所述第一锁存输出信号和所述第二锁存输出信号中每一个均包括所述第一相位信息和所述第二相位信息；以及

控制逻辑，用于从所述第一锁存输出信号滤除掉所述第二相位信息以及从所述第二锁存输出信号滤除掉所述第二相位信息，以生成第一过滤信号和第二过滤信号，其中所述相位指示信号包括所述第一过滤信号和所述第二过滤信号。

9.根据权利要求8所述的相位检测器，其特征在于，所述控制逻辑包括：

计算逻辑，用于响应于所述第一输入信号和所述第二输入信号生成控制信号；以及

门控逻辑，用于响应于所述控制信号从所述第一锁存输出信号滤除掉所述第二相位信息，以生成所述第一过滤信号，以及响应于所述控制信号从所述第二锁存输出信号滤除掉所述第二相位信息，以生成所述第二过滤信号。

10.根据权利要求9所述的相位检测器，其特征在于，所述计算逻辑包括：

逻辑或门，用于接收所述第一输入信号和所述第二输入信号；

逻辑与非门，用于接收所述第一输入信号和所述第二输入信号；以及

第三锁存器，用于响应于所述逻辑或门的输出和所述逻辑与非门的输出生成所述控制信号。

11.根据权利要求9所述的相位检测器，其特征在于，所述门控逻辑包括：

第一逻辑与非门，用于响应于所述第一锁存输出信号和所述控制信号生成所述第一过滤信号；以及

第二逻辑与非门，用于响应于所述第二锁存输出信号和所述控制信号生成所述第二过滤信号。

12.根据权利要求8所述的相位检测器，其特征在于，所述控制逻辑包括：

计算逻辑，用于响应于所述第一输出信号和所述第二输出信号生成控制信号；以及

门控逻辑，用于响应于所述控制信号从所述第一锁存输出信号滤除掉所述第二相位信息，以生成所述第一过滤信号，以及响应于所述控制信号从所述第二锁存输出信号滤除掉所述第二相位信息，以生成所述第二过滤信号。

13.根据权利要求12所述的相位检测器，其特征在于，所述计算逻辑包括：

逻辑或门，用于接收所述第一输出信号和所述第二输出信号；

逻辑与非门，用于接收所述第一输出信号和所述第二输出信号；以及

第三锁存器，用于响应于所述逻辑或门的输出和所述逻辑与非门的输出生成所述控制信号。

14.根据权利要求12所述的相位检测器，其特征在于，所述门控逻辑包括：

第一逻辑与非门，用于响应于所述第一锁存输出信号和所述控制信号生成所述第一过滤信号；以及

第二逻辑与非门，用于响应于所述第二锁存输出信号和所述控制信号生成所述第二过滤信号。

15.根据权利要求8所述的相位检测器，其特征在于，所述控制逻辑包括：

计算逻辑，用于响应于从所述第一输入信号和所述第二输入信号以及所述第一输出信号和所述第二输出信号中选择的信号生成控制信号；以及

门控逻辑，用于响应于所述控制信号从所述第一锁存输出信号滤除掉所述第二相位信息，以生成所述第一过滤信号，以及响应于所述控制信号从所述第二锁存输出信号滤除掉所述第二相位信息，以生成所述第二过滤信号。

16.根据权利要求15所述的相位检测器，其特征在于，所述控制逻辑进一步包括：

复用器，用于从所述第一输入信号和所述第二输入信号以及所述第一输出信号和所述第二输出信号中选择所述第一输入信号和所述第二输入信号或者所述第一输出信号和所述第二输出信号，以输出至所述计算逻辑。

17.根据权利要求16所述的相位检测器，其特征在于，所述计算逻辑包括:

逻辑或门，用于接收所述复用器的输出；

逻辑与非门，用于接收所述复用器的输出；以及

第三锁存器，用于响应于所述逻辑或门的输出和所述逻辑与非门的输出生成所述控制信号。

18.根据权利要求15所述的相位检测器，其特征在于，所述门控逻辑包括：

第一逻辑与非门，用于响应于所述第一锁存输出信号和所述控制信号生成所述第一过滤信号；以及

第二逻辑与非门，用于响应于所述第二锁存输出信号和所述控制信号生成所述第二过滤信号。

19.根据权利要求1所述的相位检测器,其特征在于，所述第一输入信号的占空比不同于所述第二输入信号的占空比。