CN105532075B - 具有改善的发送分支的接口 - Google Patents

Abstract

一种用于照明设备的操作装置的数字总线接口，该数字总线接口具有发送分支和接收分支，其中，接收分支具有可以由在闲置状态下携带电压的总线来供电的电流源(Q90、Q95、R90、R91)，其中，该电流源至少给发送分支供应能量并且该发送分支具有光电耦合器(U91)，其中，接收分支中设有能量存储器(C95)，该能量存储器通过电流源充电并且经由与发送分支的光电耦合器(U91)的次级侧串联的电阻(100)放电。

Description

具有改善的发送分支的接口

技术领域

本发明涉及一种用于具有用于至少一个照明设备的电子操作装置的双向通信的接口和具有这种接口的镇流器。

背景技术

由DE102009016904B4公开一种用于DALI控制信号的接口，其具有发送通道和接收通道，两者可以利用共同的电流源来操作。图1中示出了根据现有技术的电路。

针对DALI信号的接收以及针对DALI信号的发送，在已知电路中都设有相应的光电耦合器U2、U1，它们分别构成用于发送或接收的分支的一部分。两个分支由共同的电流源Q2、Q3、R3、R4供电。该电路还具有在图1中作为电容器C2被示出的蓄能器。

已知的接口被设计用于根据DALI标准的通信，其中，在无源总线的情况下对线路施加预定的直流电压。该预定的直流电压分别只在信号传输的情况下被降低，而当没有传输信号时重新施加恒定的直流电压。

根据现有技术，电容器C2通过施加在总线上的直流电压被充电。这在此是有意义的，因为当发生根据DALI标准的信号传输时，施加在总线上的电压恰好降至(逻辑)零或针对低电平电压所限定的电压。这可以在电路的返回通道(发送分支)中直接看出。

“返回通道”是指离开接口的通道，作为用于接口的发送操作的通道。“发送分支”相应地是接口的发送信号所使用的信号路径。

但如果要代替DALI信号，由接口接收根据一协议的信号，在该协议中在总线的闲置状态下电压为零(或相比于DALI标准很低)，则证明了已知的接口对此并不适用。这样的标准的示例是所谓的DSI标准。

其原因是，不同于DALI标准，根据DSI标准，在无源总线的情况下不施加电压或施加低电压(“低电平”，即用于传输第一逻辑状态(例如0)的较低的值，被指定为<6.5伏)。只有在传输DSI信号时才提高总线上的电压。

因此，如果DSI信号抵达用于已知接口的操作装置(即次级侧)的接线端，则电压从针对第一逻辑状态的值(例如<6.5伏)突增至预定的直流电压，例如10-15伏(高电平，即被解释为第二逻辑值(例如1)的电压值)。现在需要的是，马上识别到来的信号以确保可靠地识别DSI信号。在DSI情况下，传输以曼彻斯特编码实现，即数据比特通过从低电平转至高电平(逻辑0)或从高电平转至低电平(逻辑1)来传输。

但已知电路中的电容器C2此时起到干扰作用，因为下降沿(逻辑1)或DSI信号的第一比特无法通过已知的接口来可靠地识别。

其原因在于，电容器C2在呈现高电平(约833μs)之后因2mA输入电流源而部分充电。在总线电压降低至小于6.5伏时，电容器C2被继续充电。这导致了在接收分支的光电耦合器U2中也有电流流动，并因此无法在低于6.5伏后马上识别在光电耦合器U2的光电耦合器输出端处的第一逻辑状态(例如1)。即，电容器C2本身在低于低电平之后仍然被部分充电并且在未充电或部分充电的状态下桥接齐纳二极管 Z1，否则，该齐纳二极管Z1在低于齐纳电压(低电平)时马上中断光电耦合器U2 内的电流流动。

发明内容

因此，本发明的任务是提供一种接口，其在发送操作中在数字信号的边沿陡度方面得到改善。

一种用于照明设备的操作装置的数字总线接口，该数字总线接口具有：

-发送分支和接收分支，其中，接收分支具有电流源，该电流源能由在闲置状态下导通电压的总线来供电，其中，该电流源至少给发送分支供应能量并且该发送分支具有光电耦合器，其中，接收分支中设有电能存储器(例如一个或更多个电容器)，其通过电流源充电并且经由与发送分支的光电耦合器的次级侧串联的至少一个电阻放电。

该电阻可以连接在能量存储器和光电耦合器之间。

该能量存储器和电阻可以如此设定尺寸，使得在数字比特发送持续时间(期间可连接的总线被短路)内放电电流流动。

使可连接的总线短路的数字比特的边沿持续时间可以小于25ms，优选小于15μs。

能量存储器可以无需充电电流-控制元件或者通过充电电流-控制晶体管由电流源充电。

附图说明

现在，参照附图来描述本发明的基本方面。

其中：

图1示出根据现有技术的接口，

图2是电路布置的示意图，

图3是电路布置的另一示意图，

图4示出根据本发明的第一实施方式，

图5示出根据本发明的第二实施方式。

具体实施方式

图2示出电路布置，其中，尤其是，场效应晶体管(FET、JFET)J1和电阻R7 构成电流源J1、R7，该电流源向以下例如被称为电容器C1的能量存储器提供预定大小的充电电流。

由此，一方面保证了光电耦合器Q5最终被恒定电流(输入电流减去充电电流) 流过。另一方面，非线性组件且尤其是齐纳二极管D9的作用未通过电容器C1被消除。因此，以下将使用术语“齐纳二极管”代表非线性组件。优选地如此选择电流的分配，使得电容器的充电电流小于流过光电耦合器的电流，优选地，在光电耦合器电流的30％至70％的范围内。

现在，电容器C1的充电电流在接收分支的光电耦合器Q3的输入端被量取(参见在二极管D6和光电耦合器Q3之间的测量点I)。即，该电容器是与具有接收-光电耦合器Q3的初级侧的路径并联的路径的一部分。

通过使用所述的电流源J1、R7保证了快速且可靠地识别DSI信号的下降沿，即尤其是DSI指令的第一比特(起始比特，逻辑1，用下降沿编码)。由于电容器C1 并非仅在加上高电平后放电，故要直接检测何时电压降至低电平。但也还是可以在根据本发明的电路中将共同的电流源用于返回通道和前行通道(发送分支/接收分支)。

该接口除了用于根据DSI标准的信号接收外也可被用于根据DALI标准的信号接收。重要的是，根据本发明的布置即便当总线电压的闲置状态接近0伏或是0伏时也能够(尤其是)很快速地察觉到来的信号。

如此设计图2中示出的电路布置，使得其通过使用大尺寸的电容器(具有例如 1-6μF的电容)来抵消电流源的不利影响，该电容器由包括FET J1和电阻R7的电流源充电至约5.5伏或更高。此时，只存在FETJ1的漏极-源极电容的寄生影响，但其可以通过位于栅极处的电容的合适的尺寸设定来减小。

图2在此以示意图示出该接口，其具有第一初级侧控制端子和第二初级侧控制端子。一方面DALI控制装置SDALI且另一方面电网按钮(未示出)与初级侧控制输入端相联接。

当前，设置电阻R1与第一初级侧控制端子串联。在该电阻R1和第二初级侧控制端子之间联接包括四个二极管D1至D4的整流器。

在第一和第二整流器输出端子之间联接开关X1，尤其是其工作电极-参比电极段。包括两个双极晶体管Q1、Q2以及两个欧姆电阻R2、R3的电流源通过该开关 X1与整流器输出端子相联接。第一光电耦合器Q3与电流源的输出端相联接，该第一光电耦合器Q3与齐纳二极管D9串联。由二极管D6、FET J1和电阻R7所构成的电流源J1、R7以及电容C1构成的串联电路与齐纳二极管D9并联。通过电流源R7、 J1给第二光电耦合器Q5供电。

接收分支内的光电耦合器Q3可以通过具有第一和第二输出端子的接口的输出端传递信号，而发送分支内的第二光电耦合器Q5被设置用于通过具有第一和第二信号端口的信号输入端发送信号。

光电耦合器Q5的输出端与开关X1的控制电极相连接，其中在该线路上串联有二极管D13和电阻R9。起到噪声滤波器作用的、电容器C3和电阻R11的并联电路与开关X1的控制电极并联。在电容器C3和电阻R11之间联接有另一个双极晶体管Q4，其基极与电阻R11的电位较高侧相联接。因为在下降沿时不再进行电容器C1的充电，但还根据DALI标准，因此在传输根据DSI标准的信号时通过使用用于电容器C1的充电的电流源J1、R7(其基本对应于已知电路的电容器C2)也给出全部的功能性。因此，电容器C1被一直充电，由此，省掉了在下降沿时通过未充电或部分充电状态桥接齐纳二极管D9。

在接通电源电压并进而根据DALI标准将直流电压施加到预定的级别/水平之后(DALI_EIN)，电容器C1在约400毫秒内被充电至约5.5伏或更高，以使得确保在接通时刻之后的600毫秒后(对应于DALI标准)可以发出对DALI信号的应答。

此时，充电电流被由FET J1和电阻R7所构成的电流源限制到例如100μΑ。但该值也可以根据所使用的组件而或高或低。

由此，光电耦合器Q5始终以所限定的电流来控制，其中，通过FET J1如此选择该电流，使得在传输DSI信号的情况下，对比特-时间(即从发送器到接收器可以发送一个比特的时间)的影响不大。

所示电路可以如下进行改动。例如如果要增大用于FET X1的控制电压(即C1 处的电压)，则可以使用具有约1毫安代替例如约5毫安(mA)的控制电流的光电耦合器Q5。这例如可以是东芝(Toshiba)公司的TLP621或TLP624类型的光电耦合器。

通过减小光电耦合器电流至1毫安，可以将更多电流(例如600毫安)用于电容器C1的充电，由此，C1处的电压更快速地达到其额定值，并因此到600毫秒后的发送时刻也已经达到还要高的值。另外，二极管D6和D13可以由肖特基二极管代替，由此，在开关X1的栅极处的控制电压(如果需要)可以被增大约0.5伏。这于是允许使用尺寸较小的FET XI。

现在将参照图4和图5来描述根据本发明的电路的第二变型。

本发明尤其涉及在发送分支内待发出的数字比特的信号形状和信号重复方面的改善。

通过图4和图5中所示出的电路，可以获得减小的边沿侧(进而较陡的边沿)。例如可以获得具有小于25ms、优选甚至小于15ms的持续时间的边沿。即，针对采用在闲置状态下导通电位的总线(例如DALI总线)的情况，该持续时间涉及直到已将总线电位带至更低的电位的发送比特的边沿的持续时间，或者直到可以将总线电位又从较低电位提高至静电位的发送比特的后沿的持续时间。

在图4和图5中分别在左侧示出了用于两个总线线路连接的两个接线柱，例如用于DALI总线。

在右侧，分别示出了用‘DALIin’标示的光电耦合器。在其初级侧U90(图中的光电耦合器的左侧)，借助电流源(Darlington电路Q90、Q95)馈送来自总线的信号，因此，该信号于是从光电耦合器电位隔离地被传输。接着，在光电耦合器DALIin 的次级侧进行通过在用于照明设备的操作装置内的控制电路的进一步分析以及对应于经总线接收的信息的照明设备的控制。

在其它(发送侧)光电耦合器DALIout、U91的初级侧，加载由用于照明设备的操作装置的控制电路所发出的数字信号并且电位隔离地传输到次级侧。于是，该次级侧具有可以选择性短路总线的电路。

原则上，针对在光电耦合器U91的次级侧和总线之间的电路区域的能量供应通过总线电压和受控电流源Q90、Q95来实现。然而由此出现以下问题，在发送数字信号时数字比特的前沿选择性短路总线电压，并因此移至低电位。这又意味着因此省掉了之前还存在的用于供给电流源Q90、Q95的能量供应。即，该能量供应可以只从例如接口电路中的电容器本身实现，这表明不可控的能量供应，这因而导致在边沿走向精确调节中出问题，而且还导致反馈效果，其又可能导致振荡(振铃)。为了就其干扰作用而言保持低的反馈效果，因此在接口电路内必须装有滤波组件，其又使得时间响应性能变得缓慢。由此可见，这最终导致在可调的边沿走向和比特重复率方面受到限制。

因此，如图4和图5所示，根据本发明提供的是，由总线电压供给的电流源Q90、 Q95对电能存储器(所示示例中的电容器C94)进行充电。该充电优选在电流源Q90、 Q95和电容器C94之间不存在电流控制器的情况下进行。同时，在此也可以存在之前在实施例中所示出的晶体管-线性控制器。

重要的是，电容器C94的放电可控地通过欧姆电阻R100实现，该电阻例如连接在能量存储器和光电耦合器之间。

即，当电流源Q90、Q95并非只能有序工作时，即在取消在发送比特的时间范围内的总线电压选择性短路的情况下，发生借助恒定放电电流的可控放电。电容器C94 利用受控电流通过电阻R100来放电。

在此，如此调整能量存储器-电容器C94和限定放电电流的欧姆电阻R100，使得该能量存储器电容器C94在发送持续时间内(即在总线电压短路期间内)尚未完全放电，并因此在发送比特的整个持续时间(总线短路)内确保有恒定的放电电流流过电阻R100和光电耦合器U91的次级侧。

现在将参照图5来描述本发明的另一个实施例。

根据图5的实施例，现在在具有接收光电耦合器U90的接收分支中设有开关Q96。该开关Q96例如可以是晶体管，如双极晶体管，尤其是，如在本示例中所示的，是 PNP双极晶体管。

晶体管Q96在其基极与Z二极管Z95连接。

当在Z二极管Z95上的电压已经达到齐纳电压(例如5.7V)时，开关(晶体管) Q96切换(接通)至导通，并因此允许在接收侧光电耦合器U90的初级侧上的电流流动。该电流流动就像已经结合前面的实施例所提出的那样通过电流源R90、R91、 Q90、Q95来供给。

此外，如图5所示，在Z二极管Z95前的路径中连接有能量存储器元件，尤其是电容器C95。确切地说，电容器C95接设在位于二极管Z95的阴极下方的晶体管 Q96的基极的连接点以及晶体管Q96发射极和接收光电耦合器U90阴极的连接点之间。现在，当从总线两侧施加足够的电压时，该电容器C95造成晶体管Q96的导通的短暂延迟。

现在，借助该开关(晶体管)Q96，可以实现尤其有利的接口电路，其中，在输入侧(图5中左侧“总线”)不仅可以施加根据DALI或DSI标准的数字信号，也可以施加按键信号，其中供电电压被人工短路。

图5中的电路单元FB包含用于调整发送时(即晶体管Q92的控制过程中)的边沿陡度的双级电路，借助该电路单元FB可以选择性短路总线线路。

Claims (12)

1.一种用于照明设备的操作装置的数字总线接口，其中，

-所述接口具有发送分支和接收分支，

-所述接收分支具有能由在闲置状态下导通电压的总线来供电的电流源(R90、R91、Q90、Q95)，所述电流源(R90、R91、Q90、Q95)被形成为Darlington电路，

-所述电流源(R90、R91、Q90、Q95)至少给所述发送分支供应能量，并且所述发送分支具有发送分支光电耦合器(U91)，

-所述接收分支具有接收分支光电耦合器(U90)，

-在所述接收分支中设有如此设置的晶体管(Q96)，使得只要在所述接收分支的输入端的电压超出限定的阈值，则所述接收分支光电耦合器(U90)的初级侧就选择性地被切换至导通，

其中，所述晶体管(Q96)在其基极与Z二极管(Z95)的阴极连接，其发射极与所述接收分支光电耦合器(U90)的阴极连接，并且其集电极与电阻(R100)的一端连接，所述电阻(R100)的另一端与所述发送分支光电耦合器(U91)的次级侧的集电极相连接，电容器(C95)接设在位于所述Z二极管(Z95)的阴极下方的所述晶体管(Q96)的基极的连接点以及所述晶体管(Q96)的发射极和所述接收分支光电耦合器(U90)的阴极的连接点之间，并且

其中，所述限定的阈值是所述Z二极管(Z95)的齐纳电压。

2.根据权利要求1所述的接口，其中，在所述接收分支中设有能量存储器(C94)，所述能量存储器(C94)通过电流源(R90、R91、Q90、Q95)和晶体管(Q96)的串联电路被充电，并且所述能量存储器(C94)通过所述电阻(R100)放电。

3.根据权利要求2所述的接口，其中，所述电阻(R100)连接在所述能量存储器(C94)和所述发送分支光电耦合器(U91)之间。

4.根据权利要求3所述的接口，其中，所述能量存储器(C94)和所述电阻(R100)被如此设定尺寸，使得在可连接的总线被短路的数字比特发送期间内有放电电流流过所述电阻(R100)和所述发送分支光电耦合器(U91)的所述次级侧。

5.根据权利要求4所述的接口，其中，将可连接的总线短路的数字比特的边沿持续时间小于25ms。

6.根据权利要求4所述的接口，其中，将可连接的总线短路的数字比特的边沿持续时间小于15μs。

7.根据权利要求2至6中任一项所述的接口，其中，所述能量存储器(C94)无充电电流控制元件地或通过充电电流控制晶体管由所述电流源充电。

8.一种用于照明设备的镇流器，所述镇流器具有根据前述权利要求中任一项所述的接口。

9.根据权利要求8所述的镇流器，其中，所述照明设备是气体放电灯、LED或OLED。

10.一种灯，所述灯具有照明设备以及根据权利要求8所述的镇流器。

11.根据权利要求10所述的灯，其中，所述照明设备是气体放电灯、LED或OLED。

12.一种建筑工程总线系统，所述建筑工程总线系统具有带有根据权利要求1至6中任一项所述的接口的至少一个总线用户。