CN105487835A - 具有突发指示符的双同步电子设备以及相关方法 - Google Patents

Abstract

本发明的各个实施例涉及具有突发指示符的双同步电子设备以及相关方法。双同步电子设备可以包括：FIFO存储器电路，被配置为存储数据；以及第一数字电路，被耦合到FIFO存储器电路并且被配置为基于第一时钟信号和写指针来操作，向该FIFO存储器电路写入数据突发，由此使得该写指针跳转到新位置，以及在该FIFO存储器电路中写入与该新位置相关联的突发指示符。该双同步电子设备可以包括：第二数字电路，被耦合到该FIFO存储器电路，并被配置为基于与该第一时钟信号不同的第二时钟信号来操作，基于读指针，从该FIFO存储器电路进行读取，以及基于该突发指示符，将该读指针同步到该写指针。

Description

具有突发指示符的双同步电子设备以及相关方法

技术领域

本公开内容涉及电子设备的领域，并且更特别地涉及具有先入先出存储器电路的双同步电子设备以及相关方法。

背景技术

在集成电路(IC)中，电路装置的电心跳(electricalheartbeat)是时钟信号，并且它调节其中的多个电路的操作的节奏。在一些诸如片上系统(SoC)之类的相对复杂的IC中，可能存在复杂的系统用于在IC的不同模块(例如处理单元、存储器、外设以及其它专用单元)之间的通信，以便确保遵循系统性能规范。实际上，在特定SoC应用中，一些组件可能在不同时钟速度下操作。

在一些SoC应用中，IC可以包括在具有不同时钟频率的设备之间的先入先出(FIFO)队列。例如，FIFO队列可以被设置在诸如微处理器的第一设备与诸如外设或第二微处理器的第二设备之间，该第一设备在FIFO队列中写入信息，该第二设备从FIFO队列读取信息。每个设备以与其自身时钟的速率相等的速率在FIFO队列中读取和写入数据。FIFO队列的存在用于实现在SoC中具有不同时钟频率的两个域的共存。FIFO队列用作用于调节在不同时钟速度下工作的设备之间的数据流动的缓冲器。

参照图1至图2，现描述一种针对FIFO存储器队列200的方法。FIFO存储器队列200包括基于第一时钟信号操作的第一写入逻辑电路201、基于第二时钟信号操作的第二读取逻辑电路202、被耦合在这些逻辑电路之间的存储器核203以及同样被耦合在这些逻辑电路之间的指针同步化电路204。

指针同步化电路204包括从第一写入逻辑电路201接收写入使能信号的写入使能块210、被耦合到写入使能块的第一二进制至格雷(binary-to-Gray)编码器块211、被耦合到第一二进制至格雷编码器块的第一触发器块212、被接连耦合到第一触发器块的第一块213a和第二块213b、被耦合到第二块的第一格雷至二进制(Gray-to-binary)编码器块223、以及被耦合到第一格雷至二进制编码器块并输出FIFO空闲信号的第一比较块214。指针同步化电路204包括从第二读取逻辑电路202接收读取脉冲的读取使能块221、被耦合到读取使能块的第二格雷至二进制编码器块222、被耦合到读取使能块的第二二进制至格雷编码器块220、被耦合到第二二进制至格雷编码器块的第二触发器块219、被接连耦合到第二触发器块的第一块218a和第二块218b、被耦合到第二块的第三格雷至二进制编码器块217、被耦合到第一触发器块212的第四格雷至二进制编码器块215、以及被耦合到第三格雷至二进制编码器块并向第一写入逻辑电路201输出FIFO完整信号的第二比较块216。

在该FIFO存储器队列200中，存储器核203在第一时钟域中被写入，并且在存储器核中仅一个位置可以在写入域周期中被推送。在第二时钟域中读取域从存储器核203每读取域周期一个位置地获取数据。

发明内容

总体而言，双同步电子设备可以包括：FIFO存储器电路，被配置为存储数据；以及第一数字电路，被耦合到所述FIFO存储器电路并且被配置为：基于第一时钟信号和写指针来操作，向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符。该双同步电子设备可以包括：第二数字电路，被耦合到所述FIFO存储器电路并被配置为：基于与所述第一时钟信号不同的第二时钟信号来操作，基于读指针，从所述FIFO存储器电路进行读取，以及基于所述突发指示符，将所述读指针同步到所述写指针。

在一些实施例中，第一数字电路可以被配置为将突发指示符作为标志位写入。在其它实施例中，第一数字电路可以被配置为将所述突发指示符作为字段值写入。所述字段值可以包括存储器值，并且突发值指示所述数据突发的长度。第二数字电路可以被配置为从所述FIFO存储器电路并行地读取多个字段值。第一数字电路可以被配置为在所述第一时钟信号的单个时钟周期中在所述FIFO存储器电路中的多个位置处进行写入。

更具体地，所述写指针跳转到所述新位置可以包括从当前位置的非连续跳转。存储器电路可以包括处理电路装置和存储器核，所述存储器核被耦合到所述处理电路装置并且被配置为存储用于在所述第一数字电路和所述第二数字电路之间进行传送的数据。例如，FIFO存储器电路可以包括16-128位双同步FIFO存储器。

另一方面涉及一种操作双同步电子设备的方法，所述双同步电子设备包括FIFO存储器电路。该方法可以包括：使用被耦合到所述FIFO存储器电路的第一数字电路以：基于第一时钟信号和写指针来操作，向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符。该方法可以包括使用被耦合到所述FIFO存储器电路的第二数字电路以：基于与所述第一时钟信号不同的第二时钟信号来操作，基于读指针，从所述FIFO存储器电路进行读取，以及基于所述突发指示符，将所述读指针同步到所述写指针。

附图说明

图1是根据现有技术的FIFO存储器队列的示意图。

图2是来自图1的FIFO存储器队列的指针同步化电路的示意图。

图3是根据本公开内容的双同步电子设备的示意图。

图4A至图4C是图示图3的双同步电子设备的操作的示图。

图5是根据本公开内容的双同步电子设备的另一实施例的示意图。

图6是图5的双同步电子设备的详细示意图。

具体实施方式

现在将在下面参照附图更充分地描述本公开内容，在附图中示出本发明的若干实施例。然而，本公开内容可以按照多种不同的形式来实施并且不应认为限于这里阐述的实施例。相反，这些实施例被提供以便本公开内容将是透彻和完整的，并且将向本领域技术人员完整地传递本公开内容的范围。在整个附图中，相同的标号指代相同的元件，并且在备选实施例中使用点撇符号来指示类似的元件。

在诸如用于移动和多媒体应用(智能电话/平板电脑、机顶盒、家庭网关等)的电路装置、微控制器、应用处理器之类的SoC产品中，典型地将数字逻辑划分成不同域。时钟域是SoC的数字部分，其中同步时序逻辑由专用时钟驱动。随后，通过双同步、多同步或异步技术来设计时钟域之间的通信，允许信号以安全方式从发射机穿行到接收机(即，信号必须稳定地并且互相相关地被接收)。为了保证这种信号的完整性，时钟域交叉可能在时延方面是较差的、在区域占用方面是昂贵的、在动态功率上是耗散的并且管理起来复杂。本公开内容可以提供一种用以通过定制多时钟FIFO执行较快速的时钟域交叉的方法以及一种特别是当通信量成形(trafficshape)难以预测时可适用于若干半导体产品中的通用方法。

初始参照图3，现在描述根据本公开内容的双同步电子设备10。双同步电子设备10图示性地包括被配置为存储数据的FIFO存储器电路12、生成第一时钟信号的第一时钟14以及被耦合到FIFO存储器电路和第一时钟的第一数字电路11。双同步电子设备10图示性地包括生成第二时钟信号的第二时钟15以及被耦合到FIFO存储器电路12和第二时钟的第二数字电路13。

存储器电路12图示性地包括处理电路装置16和存储器核17，存储器核17被耦合到该处理电路装置并被配置为存储用于在第一数字电路11和第二数字电路13之间进行传送的数据。例如，FIFO存储器电路12可以包括16-128位双同步FIFO存储器。

第一数字电路11被配置为基于第一时钟信号和写指针来操作。如本领域技术人员将认识到的，写指针涉及存储器核17中被写入的当前存储器位置。第一数字电路11被配置为将数据突发写入到FIFO存储器电路12，由此使得写指针跳转到新位置，并在FIFO存储器电路中写入与新位置相关联的突发指示符。更具体地，写指针跳转到新位置可以包括从当前位置的非连续跳转，即该跳转引起对格雷编码规则的违反的增加。

第二数字电路13被耦合到FIFO存储器电路12，并被配置为基于与第一时钟信号不同的第二时钟信号来操作，基于读指针从FIFO存储器电路进行读取，以及基于突发指示符将读指针同步到写指针。如本领域技术人员将认识到的，读指针涉及存储器核17中被访问的当前存储器位置。

附加地参照图4A和图4B，在所图示的实施例中，第一数字电路11被配置为将突发指示符作为标志位(例如所图示的“0”值的位)写入。这允许第一数字电路11一次写入到FIFO存储器电路12中的多个存储器位置。存储器核17图示性地包括多个存储器位置31a-31h。每个存储器位置31a-31h图示性地包括用于用作突发指示符的标志位32a-32h以及存储器值33a-33h。在所图示的实施例中，存储器核17被从右到左写入。

双同步电子设备10图示性地包括主块21、被耦合到主块的写指针块22、被耦合到写指针块的增量指针块23、被耦合到写指针块的格雷同步器块24、被耦合到格雷同步器块的突发起始指针块25以及被耦合到存储器核17的读指针块26。在图4A中，前三个存储器位置31a-31c在一个周期中被写入，即，来自第一数字电路11的写入突发是3个存储器位置长。在第三个存储器位置31c中，标志位32c被设置为零值以用作突发指示符。在本实施例中，标志位32c用作对于通过第一数字电路11写入的突发的结尾的标记。

特别地，主块21是任何基于请求的写端(write-side)逻辑的示意表示。写指针块22始终指在第一空闲位置处并根据FIFO的填充来移动(随后它可以跳转)。增量指针块23理想地为写指针的拷贝，但它无法跳转；它在一个周期处递增一，直到它达到写指针值并被要求提供安全格雷序列为止。格雷同步器块24为利用增量指针朝向读取域进给的典型总线同步器。突发起始指针块25是增量指针的经同步的版本，它由读取域使用以探测FIFO中的新合法位置。读指针块26利用由突发起始指针携带的信息来获取FIFO内的合法数据。一旦在给定位置处发现适宜的标签/字段，就检测突发边界，使得读指针可以跳转(而增量指针和突发起始指针无法跳转)。写指针和读指针是有效的FIFO指针，而增量指针和突发起始指针是所提出的同步化机制所需的实用逻辑。

在图4B中，第一数字电路11已经向存储器核17写入两个单独的数据突发。第一数据突发与来自图4A的数据突发相同，并且第二数据突发占用随后的同样在一个周期中被写入的五个存储器位置31d-31h。在第五存储器位置31h中，标志位32h设置为零值以用作突发指示符。标志位32h(用椭圆形标出的)用作对于通过第一数字电路11写入的第二数据突发的结尾的标记。

在本实施例中，允许读取端(即，第二数字电路13)保持从突发起始指针块25读取数据突发，直到第一零标注的存储器位置(对应于突发结尾)为止。一旦突发起始指针越过对于读取端已知的先前的突发边界，就可以读取任何后续的突发。这通过第一数字电路11(即，写入域)提供由“零标志”界定的每个数据突发来实现。

在图4C中，第一数字电路11向存储器核17已经写入两个单独的突发。第一数据突发与来自图4A的突发相同，并且第二数据突发占用随后的同样在一个周期中被写入的四个存储器位置31d-31g。数据突发标志位在32c和32g被写入。在该所图示的实施例中，写指针块22中的跳转被指示为5->8->12，增量指针块23的值被指示为5->6->7->8，突发起始指针块25的值被指示为5->6->7->8，并且读指针块26的值被指示为5->7->11。

该图示出了加载存储器核17中从存储器位置5到8跳转的数据所使用的写指针。增量指针块23一步一步地(onestepatatime)跟随写指针块22(5,6,7,8)，并且写指针块可以同时写入更多突发(跳转到12)。当经同步的指针超过最后读取位置(4)时，读取端识别突发起始指针(5)。额外字段允许读取端(即，第二数字电路13)从FIFO重新获取直到位置7(对应于紧接在突发起始指针之后用零标记的第一位置)的数据。一旦突发起始指针达到位置8，就可以读取第二突发。

有利地，双同步电子设备10可以改进同步化机制的性能并且将多时钟FIFO集成在扩大规模的数据转换器中。特别是，在带宽使用方面，双同步电子设备10比现有技术可以执行得更好。所公开的方法的灵活性使其适用于多时钟设计中的若干通信量种类。这样的改进在多个应用领域中并且特别是对于SoC外设而言可以是有价值的，该SoC外设的通信量通常由用户驱动，这难以预测并且可能需要一些数据操控(例如数据大小转换)。

另一方面涉及操作包括FIFO存储器电路12的双同步电子设备10的方法。该方法可以包括使用被耦合到FIFO存储器电路12的第一数字电路11，以基于第一时钟信号和写指针来操作，将数据突发写入到FIFO存储器电路，由此使得写指针跳转到新位置，以及在FIFO存储器电路中写入与新位置相关联的突发指示符。该方法可以包括使用被耦合到FIFO存储器电路12的第二数字电路13，以基于与第一时钟信号不同的第二时钟信号来操作，基于读指针从FIFO存储器电路进行读取，以及基于突发指示符将读指针同步到写指针。

现在附加地参照图5，描述双同步电子设备10’的另一实施例。在双同步电子设备10’的该实施例中，上面已经参照图3至图4C论述的那些元件被给予点撇符号，并且大部分不需要在这里进一步论述。本实施例与先前的实施例的不同之处在于，该双同步电子设备10’图示性地包括第一数字电路11’，该第一数字电路11’被配置为将突发指示符作为字段值31a’-31g’写入。字段值31a’-31g’图示性地包括存储器值33a’-33g’，并且突发值32a’、32d’指示数据突发的长度。在本实施例中，第二数字电路13’被配置为从FIFO存储器电路12’并行地读取多个字段值。第一数字电路11’被配置为在第一时钟信号的单个时钟周期中在FIFO存储器电路12’中的多个位置处进行写入。

图5的实施例具有若干优势。例如，第一数字电路11’可以处理突发类似的通信量并且将其一次全部写入(在单次写入/第一时钟周期中被推送到FIFO存储器电路12’中的多于一个位置)。在写入到FIFO存储器电路12’时，用“提升(boost)标志”标记存储器位置31a’-31g’。目的地(即，第二数字电路13’)通过遮蔽指针的格雷编码来接收参考指针(突发起始指针)，该遮蔽指针被更新为追随真实(跳转的)写指针的时序码(增量指针)。目的地能够使用突发起始指针来探测突发的起始点。突发的起始点可以被读指针越过，并且提升标志由读取端使用以探测突发的结尾并收集所有(或部分)突发以及用以部署它。从动端可以移动到突发边界内的任意位置，而没有任何亚稳定性风险。不需要接收机端等待较慢的主机在收集突发之前发送所有指针值。在目的地处可以保持同样的突发类似通信量形态。

在图5中，加载FIFO存储器电路12’中的数据所使用的写指针从存储器位置5到8跳转。增量指针一步一步地跟随写指针(5,6,7,8)，并且写指针可以同时(跳转到12)写入更多突发。当经同步的指针超过最后的读取位置(4)时，读取端识别突发起始指针(5)。额外字段允许读取端从FIFO重新获取直到位置7(对应于突发起始指针加上标签的无符号的整数值)的数据。一旦突发起始指针达到位置8，就可以读取第二突发。利用这种方法，可以并行地读取由标签字段指示的FIFO存储器电路12’位置。

现在参照图6，描述双同步电子设备10’的示例性硬件实施例41’。该实施例41’图示性地包括被耦合到存储器核17’的多路复用器42’以及被耦合到该多路复用器的“>＝”块49’。该实施例41’图示性地包括软件控制块43’、被耦合到软件控制块的门控块46’、被耦合到多路复用器的突发起始指针块44’、提供操作参数的常数块48’以及被耦合到常数块和突发起始指针块的加法块47a’-47b’。该实施例41’图示性地包括被耦合到存储器核17’和门控块46’的多个多路复用器45a’-45c’以及用于提供来自存储器核17’的存储器值的多个输出51a’-51c’。

特别地，多路复用器42’从FIFO获取被指出的突发长度字段。在“>＝”块49’处将突发长度与实现特定的常数(在常数块48’处)进行比较。突发起始指针块44’被加上这些常数，并且比较与加和的结果被用来在位置的基础上进行选择/门控(门控块46’)。该选择可以考虑可任选的软件(软件控制块43’)编程(寄存器)。所选择的突发位置通过多个多路复用器45a’-45c’从FIFO被获取并发送到多个输出51a’-51c’。

实施例41’允许最大突发大小(max_burst_size)常数值和可软件编程的服务质量(QoS)，以允许接收机根据设计约束和/或带宽要求来收集可用突发内的任何数量的位置。在本实施例中，提升标志/字段用作同步化描述符(qualifier)(MUX选择器的门控)。实施例41’类似于多时钟的扩大规模的数据转换器(即，接收机端上的一个位置对应于发射机端上的更大数量的位置)。

本领域技术人员在受益于在前面的描述和相关联附图中呈现的教导之后将想到本公开内容的多种修改和其它实施例。因此，应理解到的是，本公开内容并不限于所公开的特定实施例，并且旨在将这些修改和实施例包括在所附权利要求的范围内。

Claims (22)

1.一种双同步电子设备，包括：

先入先出(FIFO)存储器电路，被配置为存储数据；

第一数字电路，被耦合到所述FIFO存储器电路并且被配置为：

基于第一时钟信号和写指针来操作，

向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及

在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符；以及

第二数字电路，被耦合到所述FIFO存储器电路并被配置为：

基于与所述第一时钟信号不同的第二时钟信号来操作，

基于读指针，从所述FIFO存储器电路进行读取，以及

基于所述突发指示符，将所述读指针同步到所述写指针。

2.根据权利要求1所述的双同步电子设备，其中所述第一数字电路被配置为将所述突发指示符作为标志位写入。

3.根据权利要求1所述的双同步电子设备，其中所述第一数字电路被配置为将所述突发指示符作为字段值写入。

4.根据权利要求3所述的双同步电子设备，其中所述字段值包括存储器值，并且突发值指示所述数据突发的长度。

5.根据权利要求3所述的双同步电子设备，其中所述第二数字电路被配置为从所述FIFO存储器电路并行地读取多个字段值。

6.根据权利要求1所述的双同步电子设备，其中所述第一数字电路被配置为在所述第一时钟信号的单个时钟周期中在所述FIFO存储器电路中的多个位置处进行写入。

7.根据权利要求1所述的双同步电子设备，其中所述写指针跳转到所述新位置包括从当前位置的非连续跳转。

8.根据权利要求1所述的双同步电子设备，其中所述存储器电路包括处理电路装置和存储器核，所述存储器核被耦合到所述处理电路装置并且被配置为存储用于在所述第一数字电路和所述第二数字电路之间进行传送的数据。

9.根据权利要求1所述的双同步电子设备，其中所述FIFO存储器电路包括16-128位双同步FIFO存储器。

10.一种双同步电子设备，包括：

先入先出(FIFO)存储器电路，被配置为存储数据；

第一数字电路，被耦合到所述FIFO存储器电路并且被配置为：

基于第一时钟信号和写指针来操作，

向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，所述写指针跳转到所述新位置包括从当前位置的非连续跳转，

在所述第一时钟信号的单个时钟周期中在所述FIFO存储器电路中的多个位置处进行写入，以及

在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符；以及

第二数字电路，被耦合到所述FIFO存储器电路并被配置为：

基于与所述第一时钟信号不同的第二时钟信号来操作，

基于读指针，从所述FIFO存储器电路进行读取，以及

基于所述突发指示符，将所述读指针同步到所述写指针。

11.根据权利要求10所述的双同步电子设备，其中所述第一数字电路被配置为将所述突发指示符作为标志位写入。

12.根据权利要求10所述的双同步电子设备，其中所述第一数字电路被配置为将所述突发指示符作为字段值写入。

13.根据权利要求12所述的双同步电子设备，其中所述字段值包括存储器值，并且突发值指示所述数据突发的长度。

14.根据权利要求12所述的双同步电子设备，其中所述第二数字电路被配置为从所述FIFO存储器电路并行地读取多个字段值。

15.根据权利要求10所述的双同步电子设备，其中所述存储器电路包括处理电路装置和存储器核，所述存储器核被耦合到所述处理电路装置并且被配置为存储用于在所述第一数字电路和所述第二数字电路之间进行传送的数据。

16.一种操作双同步电子设备的方法，所述双同步电子设备包括先入先出(FIFO)存储器电路，所述方法包括：

使用被耦合到所述FIFO存储器电路的第一数字电路以：

基于第一时钟信号和写指针来操作，

向所述FIFO存储器电路写入数据突发，由此使得所述写指针跳转到新位置，以及

在所述FIFO存储器电路中写入与所述新位置相关联的突发指示符；以及

使用被耦合到所述FIFO存储器电路的第二数字电路以：

基于与所述第一时钟信号不同的第二时钟信号来操作，

基于读指针，从所述FIFO存储器电路进行读取，以及

基于所述突发指示符，将所述读指针同步到所述写指针。

17.根据权利要求16所述的方法，进一步包括：使用所述第一数字电路来将所述突发指示符作为标志位写入。

18.根据权利要求16所述的方法，进一步包括：使用所述第一数字电路来将所述突发指示符作为字段值写入。

19.根据权利要求18所述的方法，其中所述字段值包括存储器值，并且突发值指示所述数据突发的长度。

20.根据权利要求18所述的方法，进一步包括：使用第二数字电路来从所述FIFO存储器电路并行地读取多个字段值。

21.根据权利要求16所述的方法，进一步包括：使用所述第一数字电路在所述第一时钟信号的单个时钟周期中在所述FIFO存储器电路中的多个位置处进行写入。

22.根据权利要求16所述的方法，其中所述写指针跳转到所述新位置包括从当前位置的非连续跳转。