CN105460883B - 一种半导体器件及其制备方法、电子装置 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法、电子装置，所述方法包括：步骤S1：提供第一基底，在所述第一基底上形成有元器件和位于所述元器件上方的金属互联结构，所述金属互联结构嵌于介电层中；在所述介电层上依次形成有第二基底和第一隔离层；步骤S2：图案化所述第一隔离层、所述第二基底和所述介电层，以形成开口，露出所述金属互联结构；步骤S3：沉积第二隔离层，以部分填充所述开口并覆盖所述第一隔离层；步骤S4：去除所述第一隔离层上的部分所述第二隔离层，以减小所述第二隔离层的厚度，降低所述第二隔离层的应力。本发明的优点在于：(1)彻底改变发生碎裂(Crack)的隔离层叠层(film stack)，使MEMS器件不在发生碎裂现象。(2)提高了产品的良率。

Description

一种半导体器件及其制备方法、电子装置

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。

背景技术

在电子消费领域，多功能设备越来越受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版上集成多个不同功能的芯片，因而出现了3D集成电路(integrated circuit，IC)技术，3D集成电路(integrated circuit，IC)被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互联，但是上述方式仍然存在很多不足，比如堆叠芯片数量较多，而且芯片之间的连接关系比较复杂，会需要利用多条金属线，最终的布线方式比较混乱，而且也会导致体积增加。

因此，目前在所述3D集成电路(integrated circuit，IC)技术中大都采用硅通孔(Through Silicon Via，TSV)，硅通孔是一种穿透硅晶圆或芯片的垂直互连，TSV的制备方法可以在硅晶圆上以蚀刻或雷射方式钻孔(via)，再以导电材料如铜、多晶硅、钨等物质填满，从而实现不同硅片之间的互联。

由于硬脂酸四乙氧基硅烷(SATEOS)具有良好的覆盖和隔离性能，在MEMS器件中在形成TSV或者其他互联结构时通常会选用硬脂酸四乙氧基硅烷(SATEOS)作为隔离层，在沉积所述硬脂酸四乙氧基硅烷(SATEOS)时不可避免的会产生气泡(gas)，因此，需要执行热退火，以去除所述气泡，但是所述热退火会引起所述硬脂酸四乙氧基硅烷(SATEOS)的碎裂脱落，造成器件性能失效。

因此，需要对现有技术做进一步的改进，以便消除上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：

步骤S1：提供第一基底，在所述第一基底上形成有元器件和位于所述元器件上方的金属互联结构，所述金属互联结构嵌于介电层中；在所述介电层上依次形成有第二基底和第一隔离层；

步骤S2：图案化所述第一隔离层、所述第二基底和所述介电层，以形成开口，露出所述金属互联结构；

步骤S3：沉积第二隔离层，以部分填充所述开口并覆盖所述第一隔离层；

步骤S4：去除所述第一隔离层上的部分所述第二隔离层，以减小所述第二隔离层的厚度，降低所述第二隔离层的应力。

可选地，在所述步骤S4中，去除部分所述第二隔离层，以使所述第二隔离层的厚度小于6K埃。

可选地，在所述步骤S3中，沉积的所述第二隔离层的厚度为8-12K埃。

可选地，在所述步骤S1中，所述第一隔离层的厚度为8-12K埃。

可选地，所述第二隔离层选用硬脂酸四乙氧基硅烷。

可选地，在所述步骤S4中选用化学机械平坦化的方法去除部分所述第二隔离层。

可选地，在所述步骤S4之后，所述方法还进一步包括：

步骤S5：执行退火步骤，以致密化所述第二隔离层；

步骤S6：去除所述开口底部和所述第一隔离层上方的所述第二隔离层，以露出所述金属互联结构和所述第一隔离层；

步骤S7：沉积导电材料层，以填充所述开口并覆盖所述第一隔离层；

步骤S8：平坦化所述导电材料层至所述第一隔离层，以形成通孔。

可选地，在所述步骤S6中去除所述第二隔离层的同时，去除部分所述第一隔离层，以使所述第一隔离层的厚度为3.5-5.5K埃。

可选地，在所述步骤S7中所述导电材料层选用金属钨。

本发明还提供了一种基于上述的方法制备得到的半导体器件。

本发明还提供了一种电子装置，包括上述半导体器件。

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中通过增加所述第一隔离层的厚度，并且在沉积第二隔离层之后，通过平坦化的方法去除部分所述第二隔离层，以减小所述第二隔离层的厚度，降低其应力，以避免所述第二隔离层在后续步骤中发生碎裂或者脱落，提高了器件的良率和性能。

本发明的优点在于：

(1)彻底改变发生碎裂(Crack)的隔离层叠层(film stack)，使MEMS器件不在发生碎裂现象。

(2)提高了产品的良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1g为现有技术中半导体器件的制备过程剖面示意图；

图2a-2h为本发明一实施方式中半导体器件的制备过程剖面示意图；

图3为本发明一实施方式中半导体器件的制备工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前半导体器件的制备方法如图1a-1g所示，其中，首先提供第一基底101，所述第一基底中形成有各种CMOS器件以及MEMS元器件，所述第一基底101中还形成有嵌于介电层中的金属互联结构102，其中所述金属互联结构102用于将所述CMOS器件以及MEMS元器件形成电连接，在所述金属互联结构上形成第二基底103和第一隔离层104，如图1a所示。

然后图案化所述金属互联结构102上方的所述介电层、第二基底103和第一隔离层104，形成开口10露出所述金属互联结构102，如图1b所示。

接着沉积第二隔离层105，以部分填充所述开口10，并覆盖所述第一隔离层104，如图1c所示。由于所述硬脂酸四乙氧基硅烷(SATEOS)具有良好的覆盖和隔离性能，在该步骤中第二隔离层105选用硬脂酸四乙氧基硅烷(SATEOS)，但是由于所述硬脂酸四乙氧基硅烷(SATEOS)的密度较小，材质松散(loose)，其应力并不稳定，为了使所述硬脂酸四乙氧基硅烷(SATEOS)更加稳定，需要致密化所述硬脂酸四乙氧基硅烷(SATEOS)层，例如通过退火步骤，但是对于具有深沟槽的图案化的晶圆，所述硬脂酸四乙氧基硅烷(SATEOS)层容易发生碎裂，如图1d所示。

然后执行全面蚀刻，以去除所述开口10底部以及所述第一隔离层104上方的所述第二隔离层105，如图1e所示，最后在所述开口10中填充导电材料106，如图1f所示，最后平坦化所述导电材料106至所述第一隔离层104，以形成通孔1061，如图1g所示。

如上所述在该制备方法中，所述硬脂酸四乙氧基硅烷(SATEOS)的碎裂脱落，造成器件性能失效。

实施例1

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，下面结合附图2a-2h对所述方法做进一步的说明。

首先，执行步骤201提供第一基底201，在所述第一基底上形成元器件。

具体地，如图2a所示，其中所述第一基底201至少包括半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

所述元器件包括CMOS器件，所述CMOS器件可以包括本领常见的各种各样器件，并不局限于某一种。

可选地，在所述第一基底中还形成有MEMS器件，所述MEMS器件位于所述CMOS器件的上方，其中所述MEMS器件可以包括压力传感器和/或惯性传感器。

其中，所述第一基底上除了形成惯性传感器以及各种有源器件以外，还可以形成其他无源器件等，并不局限于上述示例，在此不再列举。

执行步骤202，在形成所述各种元器件之后，在所述元器件上方形成金属互联结构202。

具体地，如图2a所示，所述形成金属互联结构202用于电连接位于基底中的元器件以及在后续步骤中形成的MEMS器件。

所述形成金属互联结构202的方法可以选用类似双镶嵌的工艺方法：首先沉积第一介电层，所述第一介电层可以选用氧化物。然后图案化所述第一介电层以形成若干相互间隔的沟槽，然后在所述沟槽中填充金属材料，以形成底部金属层，其中，部分所述底部金属层可以用作压力传感器的底部电极，部分底部金属层则作为金属互联结构202中的金属层。

可选地，在所述元器件上方形成通孔和金属交替设置的金属互连结构，其中，所述金属互联结构202中位于顶部金属层的为顶部金属层，所述金属层和所述通孔的数目并不局限于某一数值范围，可以根据实际需要进行设置。

在形成所述金属互联结构之后还可以进一步沉积第二介电层，以覆盖所述金属互联结构202和第一介电层。

可选地，所述第二介电层中还可以形成有牺牲材料层，位于所述底部电极的上方，以在去除所述牺牲材料层之后在所述底部电极上方形成压力传感器空腔，在此不再赘述。

执行步骤203，在所述第二介电层上形成第二基底203和第一隔离层204。

具体地，如图2a所示，其中所述第二基底203为MEMS衬底，例如选用硅、SiGe等材料，以形成所述MEMS衬底，所述MEMS衬底可以作为覆盖层，以覆盖所述第一基底，并和第一基底接合为一体。

接着在所述第二基底203上形成第一隔离层204，其中所述第一隔离层204的厚度为8-12K埃，可选为10K埃，相对于现有技术，所述第一隔离层204的厚度大大增加，增加所述第一隔离层204的厚度是为了更好地释放所述第二隔离层在图案化以及退火过程中的应力，以防止所述第二隔离层碎裂或者脱落。

其中，所述第一隔离层204可以选用氧化物层，可选地，所述第一隔离层204选用等离子增强氧化物层(PEOX)，但是并不局限于所述物质。

执行步骤204，图案化所述第一隔离层204、所述第二基底203和所述第二介电层，以形成开口20，露出所述金属互联结构202。

具体地，如图2b所示，在该步骤中形成所述开口20以露出所述金属互联结构202，在后续的步骤中形成电连接。

形成所述开口20的方法可以包括：在所述第一隔离层204上形成图案化的掩膜层，例如光刻胶层，所述掩膜层中形成有开口图案，然后以所述掩膜层为掩膜蚀刻所述第一隔离层204、所述第二基底203和所述第二介电层，以将所述图案转移至所述第一隔离层204、所述第二基底203和所述第二介电层中，形成开口20。

可选地，所述开口20的关键尺寸并不局限于某一数值范围。

在该步骤中可以选用深反应离子蚀刻，以得到具有较大深宽比的开口，但是并不局限于该实例。

其中，所述开口20位于所述金属互联结构202的上方，在形成通孔开口204之后，可以露出所述金属互联结构202中的顶部金属层，以在后续的工艺中形成电连接。

执行步骤205，沉积第二隔离层205，以部分填充所述开口20并覆盖所述第一隔离层204。

具体地，如图2c所示，在该步骤中沉积第二隔离层205以在所述开口20的侧壁和底部形成厚度为8-12K埃的第二隔离层205，可选地，所述第二隔离层205的厚度为10K埃，以部分填充所述开口20。

进一步，在该步骤中，同时在所述第一隔离层204上沉积与所述第一隔离层204相同厚度的第二隔离层205。

其中，所述第二隔离层205选用硬脂酸四乙氧基硅烷(SATEOS)，所述第二隔离层205的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。

执行步骤206，去除所述第一隔离层204上的部分所述第二隔离层205，以降低所述第二隔离层205的应力。

具体地，如图2d所示，在该步骤中去除所述第一隔离层204上的部分所述第二隔离层205，以减小所述第二隔离层205的厚度，降低所述第二隔离层205的应力，以防止在后续的步骤中发生脱落或者碎裂。

在该步骤中，可选地将所述第二隔离层205的厚度降至6K埃以下。

可选地，在该步骤中选用平坦化的方法去除部分所述第二隔离层205，例如可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

执行步骤207，执行退火步骤，以致密化所述第二隔离层205。

具体地，如图2e所示，在该步骤中将底部晶圆置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，例如在氮气或惰性气体的氛围中进行加热，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。

具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。

可选地，在本发明中可以选用快速热退火。

在该步骤中通过退火步骤，可以使所述第二隔离层205的密度得到提高，以改变所述第二隔离层205松散的结构特点。

执行步骤208，蚀刻去除所述开口20底部和所述第一隔离层204上方的所述第二隔离层205，以露出所述金属互联结构202和所述第一隔离层204。

如图2f所示，在该步骤中选用全面蚀刻(Blank etch)的方法蚀刻所述第二隔离层205，仅保留所述开口20侧壁上的第二隔离层205，去除以外的第二隔离层205。

在该步骤中，去除所述第二隔离层205的同时，去除部分所述第一隔离层204，以使所述第一隔离层204的厚度为3.5-5.5K埃。

执行步骤209，沉积导电材料层206，以填充所述开口20并覆盖所述第一隔离层204。

具体地，如图2g所示，在所述开口20中填充导电材料层206，以形成通孔。

进一步，所述导电材料层可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。

可选地，所述导电材料层为钨材料。此外，还可以选用其他的导电材料作为替换，例如钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。

执行步骤210，平坦化所述导电材料206至所述第一隔离层204，以形成通孔2061。

具体地，如图2h所示，在该步骤中选用平坦化的方法去除部分所述导电材料206，例如可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中通过增加所述第一隔离层的厚度，并且在沉积第二隔离层之后，通过平坦化的方法去除部分所述第二隔离层，以减小所述第二隔离层的厚度，降低其应力，以避免所述第二隔离层在后续步骤中发生碎裂或者脱落，提高了器件的良率和性能。

本发明的优点在于：

(1)彻底改变发生碎裂(Crack)的绝缘层叠层(film stack)，使MEMS器件不在发生碎裂现象。

(2)提高了产品的良率。

图3为本发明一实施方式中半导体器件的制备工艺流程图，包括以下步骤：

步骤S1：提供第一基底，在所述第一基底上形成有元器件和位于所述元器件上方的金属互联结构，所述金属互联结构嵌于介电层中；在所述介电层上依次形成有第二基底和第一隔离层；

步骤S2：图案化所述第一隔离层、所述第二基底和所述介电层，以形成开口，露出所述金属互联结构；

步骤S3：沉积第二隔离层，以部分填充所述开口并覆盖所述第一隔离层；

步骤S4：去除所述第一隔离层上的部分所述第二隔离层，以减小所述第二隔离层的厚度，降低所述第二隔离层的应力。

实施例2

本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。在所述方法中通过增加所述第一隔离层的厚度，并且在沉积第二隔离层之后，通过平坦化的方法去除部分所述第二隔离层，以减小所述第二隔离层的厚度，降低其应力，以避免所述第二隔离层在后续步骤中发生碎裂或者脱落，提高了器件的良率和性能。

实施例3

本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制备方法，包括：

步骤S1：提供第一基底，在所述第一基底上形成有元器件和位于所述元器件上方的金属互联结构，所述金属互联结构嵌于介电层中；在所述介电层上依次形成有第二基底和第一隔离层；

步骤S2：图案化所述第一隔离层、所述第二基底和所述介电层，以形成开口，露出所述金属互联结构；

步骤S3：沉积第二隔离层，以部分填充所述开口并覆盖所述第一隔离层；

步骤S4：去除所述第一隔离层上的部分所述第二隔离层，以减小所述第二隔离层的厚度，降低所述第二隔离层的应力，以避免所述第二隔离层发生碎裂或者脱落。

2.根据权利要求1所述的方法，其特征在于，在所述步骤S4中，去除部分所述第二隔离层，以使所述第二隔离层的厚度小于6K埃。

3.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，沉积的所述第二隔离层的厚度为8-12K埃。

4.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述第一隔离层的厚度为8-12K埃。

5.根据权利要求1所述的方法，其特征在于，所述第二隔离层选用硬脂酸四乙氧基硅烷。

6.根据权利要求1所述的方法，其特征在于，在所述步骤S4中选用化学机械平坦化的方法去除部分所述第二隔离层。

7.根据权利要求1所述的方法，其特征在于，在所述步骤S4之后，所述方法还进一步包括：

步骤S5：执行退火步骤，以致密化所述第二隔离层；

步骤S6：去除所述开口底部和所述第一隔离层上方的所述第二隔离层，以露出所述金属互联结构和所述第一隔离层；

步骤S7：沉积导电材料层，以填充所述开口并覆盖所述第一隔离层；

步骤S8：平坦化所述导电材料层至所述第一隔离层，以形成通孔。

8.根据权利要求7所述的方法，其特征在于，在所述步骤S6中去除所述第二隔离层的同时，去除部分所述第一隔离层，以使所述第一隔离层的厚度为3.5-5.5K埃。

9.根据权利要求7所述的方法，其特征在于，在所述步骤S7中所述导电材料层选用金属钨。

10.一种基于权利要求1至9之一所述的方法制备得到的半导体器件。

11.一种电子装置，包括权利要求10所述的半导体器件。