CN105446922A

CN105446922A - 一种兼容不同位宽ddr的pcb板及装置

Info

Publication number: CN105446922A
Application number: CN201410393398.XA
Authority: CN
Inventors: 钟旭; 谭顺伟
Original assignee: Actions Semiconductor Co Ltd
Current assignee: Actions Technology Co Ltd
Priority date: 2014-08-11
Filing date: 2014-08-11
Publication date: 2016-03-30
Anticipated expiration: 2034-08-11
Also published as: CN105446922B

Abstract

本发明公开了一种兼容不同位宽DDR的PCB板及装置，该PCB板包括主控芯片，还包括：地址命令线，用于连接主控芯片地址命令引脚与PCB板中的每一个地址命令焊点；至少一个第一数据线组，用于连接主控芯片中一个第一类数据引脚与一个第一类DDR中的一组基础数据块焊点；至少一个第二数据线组，用于连接主控芯片中一个第二类数据引脚与一个第二类DDR中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点。这样，PCB板中为不同位宽的DDR进行布线，保证了用户由于不同的需求，可以选择不同位宽的DDR进行焊接，降低了成本，提高了PCB板的复用性以及兼容性。

Description

一种兼容不同位宽DDR的PCB板及装置

技术领域

本发明涉及PCB板Layout领域，尤其涉及一种兼容不同位宽DDR的PCB板及装置。

背景技术

随着智能手机和平板电脑等终端设备的飞速发展，用户对于终端设备内的印刷电路板(PrintedCircuitBoard，PCB)的性能要求越来越高，但是对PCB板的成本却要求越来越低，而DDR作为最小系统中除了主控芯片以外的另一关键器件，其成本和布局layout都显得尤为重要。

现有的双倍速率同步动态随机存储器(DoubleDataRate，DDR)最小系统的PCBLayout必须是相同位宽的DDR，即PCBLayout全部为8bitDDR3器件，或者，全部为16bitDDR3器件，或者，全部为32bitDDR3器件。

由于不同位宽的DDR3价格不稳定，因此在系统总内存容量相同的情况下，厂商会综合考虑DDR3的性能和价格后，选择一种位宽的器件，然而，由于现有的PCBLayout必须是相同位宽的DDR，因此，现有的PCB板复用性较低，兼容性较差，且性价比不高。

发明内容

本发明实施例提供一种兼容不同位宽DDR的PCB板及装置，用以解决现有技术中存在的PCBLayout必须是相同位宽的DDR，导致PCB板复用性较低，且兼容性较差，且性价比不高的问题。

本发明实施例提供的具体技术方案如下：

一种兼容不同位宽双倍速率同步动态随机存储器DDR的印刷电路PCB板，包括主控芯片，还包括：

地址命令线，用于连接主控芯片地址命令引脚与PCB板中的每一个地址命令焊点；

至少一个第一数据线组，用于连接主控芯片中一个第一类数据引脚与一个第一类DDR中的一组基础数据块焊点；

至少一个第二数据线组，用于连接主控芯片中一个第二类数据引脚与一个第二类DDR中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点。

这样，可以通过设置不同的数据线组让主控芯片中的数据引脚与DDR中的基础数据块相连，即PCB板中为不同位宽的DDR进行布线，保证了用户由于不同的需求，可以选择不同位宽的DDR进行焊接，降低了成本，提高了PCB板的复用性以及兼容性。

较佳地，所述第一类DDR为16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

这样，可以保证PCB板适用于不同位宽的DDR。

较佳地，所述第二类DDR为8bit位宽的DDR、16bit位宽的DDR以及32bit位宽的DDR中的一种。

这样，可以保证PCB板适用于不同位宽的DDR。

较佳地，确定所述第二类DDR为16bit位宽的DDR或32bit位宽的DDR时，所述第一数据线组还用于：

连接主控芯片中一个第一类数据引脚与一个第一类DDR中的一组基础数据块焊点以及一个第二类DDR中的未与第二数据线组相连的一组基础数据块焊点。

这样，第一数据线组和第二数据线组分别连接第一类DDR和第二类DDR，保证了该PCB板同时还适用于其它位宽的DDR，例如8bit位宽的DDR。

较佳地，所述地址命令线，具体用于：

将PCB板中的每一个地址命令焊点串联后，与主控芯片地址命令引脚相连；或者，

连接主控芯片地址命令引脚后，分别与PCB板中的每一个地址命令焊点相连；或者，

将分为N个地址命令焊点组中的每一个地址命令焊点组的地址命令焊点串联后，再与主控芯片地址命令引脚相连，其中，N大于或等于2。

这样，可以保证主控芯片的地址命令信号可以通过地址命令线发送至每一个地址命令焊点(每一个DDR)。

一种兼容不同位宽双倍速率同步动态随机存储DDR的装置，包括：

如上述的PCB板和至少一个DDR。

这样，由于PCB板已经为不同位宽的DDR都进行布线，该装置中的DDR可以选择不同位宽的DDR。

较佳地，所述DDR中的一组基础数据块焊点通过第一数据线组与主控芯片中一个第一类数据引脚相连。

这样，DDR为第一类DDR时，可以与PCB板进行焊接。

较佳地，所述DDR为8bit位宽的DDR、16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

这样，可以保证该装置适用于不同位宽的DDR。

较佳地，所述DDR中的一组基础数据块焊点通过第二数据线组与主控芯片中一个第二类数据引脚相连。

这样，DDR为第二类DDR时，可以与PCB板进行焊接。

这样，可以保证该装置适用于不同位宽的DDR。

采用本发明技术方案，PCB板中通过第一数据线组和第二数据线组分别为不同位宽的DDR进行布线，保证了用户由于不同的需求，可以选择不同位宽的DDR进行焊接，降低了成本，提高了PCB板的复用性以及兼容性。

附图说明

图1为本发明实施例提供的8bit位宽的DDR3的ballassignment示意图；

图2为本发明实施例提供的16bit位宽的DDR3的ballassignment示意图；

图3A为本发明实施例提供的PCB板中地址命令线的连接方式示意图；

图3B为本发明实施例提供的PCB板中地址命令线的连接方式示意图；

图3C为本发明实施例提供的PCB板中地址命令线的连接方式示意图；

图4为本发明实施例提供的第一种32bitDDR内存控制器兼容8bit/16bitDDR3PCB板示意图；

图5为本发明实施例提供的第二种32bitDDR内存控制器兼容8bit/16bitDDR3PCB板示意图；

图6为本发明实施例提供的第三种32bitDDR内存控制器兼容16bit/32bitDDR3PCB板示意图；

图7为本发明实施例提供的第一种16bitDDR内存控制器兼容8bit/16bitDDR3PCB板示意图；

图8为本发明实施例提供的第二种16bitDDR内存控制器兼容8bit/16bitDDR3PCB板示意图；

图9为本发明实施例提供的一种兼容不同位宽DDR的装置。

具体实施方式

采用本发明技术方案，能够有效地避免现有技术中存在的PCBLayout必须是相同位宽的DDR，导致PCB板复用性较低，且兼容性较差，且性价比不高的问题。

本发明实施例提供了一种兼容不同位宽DDR的PCB板，可以应用于各种电子设备的PCB板，下面结合附图对本发明优选的实施方式进行详细说明。

本发明实施例中的DDR适用于同类型中不同位宽的DDR中ball排布一致的DDR，如DDR2、DDR3等，在本实施例中，仅以DDR3为例。

参阅图1和图2中的8bit位宽的DDR3和16bit位宽的DDR3的ballassignment，可以得出，图2中16bit位宽的DDR3的框2内的ball排布和图1中8bit位宽的DDR3的ball排布无论地址命令信号还是数据信号都是完全一致的。在DDR中，同一个Byte(基础数据块)内部不同的DQ可以任意调换位置。因此，将框1中的另一个Byte的数据信号连接到另外一个8bit位宽的DDR3中的数据信号上，同一个byte内根据走线的便利性来调换线序，同时将地址命令信号连接到该8bit位宽的DDR3中的地址命令信号上即可实现8bit位宽的DDR3和16bit位宽的DDR3的共板。

同理，16bit位宽的DDR3和32bit位宽的DDR3也可以实现共板。

其中，一个Byte的基础数据块包含8个bit的基础数据块焊点，因此一个基础数据块对应一组基础数据块焊点。

在本实施例中，不同位宽的DDR3中的Byte不同，即基础数据块不同，由于1Byte＝8bit，因此，8bit位宽的DDR3中有一个基础数据块，16bit位宽的DDR3中有两个基础数据块，而32bit位宽的DDR3通常为两个16bit位宽的DDR3封装组合的，同理，其中包含4个基础数据块。

本发明实施例提供了一种兼容不同位宽DDR的PCB板，包括主控芯片，还包括：

其中，PCB板中的主控芯片为封装在该PCB板上的，或者为后期焊接在PCB板上的。该主控芯片包括地址命令引脚以及数据引脚，数据引脚用于通过数据线组与DDR相连。在本实施例中，根据数据引脚与第一类DDR或第二类DDR相连，分为两种——第一类数据引脚与第二类数据引脚。

由于一组基础数据焊点为8个，所以，一个第一数据线组或一个第二数据线组均为8条数据线。

由于PCB板的每一个地址命令焊点是用于焊接DDR时设置的，且一个地址命令焊点对应一个DDR。地址命令线，连接主控芯片地址命令引脚与PCB板中的每一个地址命令焊点，这样，可以保证在PCB板中的任一个地址命令焊点对应的位置焊接上DDR后，都可以与主控芯片通过地址命令线进行地址和命令信号交互。

其中，第一类DDR为16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

其中，第二类DDR为8bit位宽的DDR、16bit位宽的DDR以及32bit位宽的DDR中的一种。

这样，PCB板中为不同位宽的DDR进行布线，保证了用户由于不同的需求，可以选择不同位宽的DDR进行焊接，降低了成本，提高了PCB板的复用性以及兼容性。

确定第二类DDR为16bit位宽的DDR或32bit位宽的DDR时，

第一数据线组还用于：

地址命令线，具体用于：

具体的，地址命令线可以采用串联的方式、并联的方式或串并行结合的方式中任意一种方式，与PCB板中的每一个地址命令焊点相连。图3A为串联方式的示意图，即将PCB板中的每一个地址命令焊点串联后，与主控芯片地址命令引脚相连；图3B为并联的方式，即连接主控芯片地址命令引脚后，分别与PCB板中的每一个地址命令焊点相连，图3C为串并联结合的方式，即将分为N个地址命令焊点组中的每一个地址命令焊点组的地址命令焊点串联后，再与主控芯片地址命令引脚相连。

其中，第一类DDR和第二类DDR为在PCB板中为后期实际焊接的DDR预留的位置，且第一类DDR和第二类DDR的位宽需要小于或等于后期焊接到该位置上的DDR的位宽，或者第一类DDR和第二类DDR中其中一类后期未焊接DDR。

为了将本发明实施例对应的附图清楚简洁，在图中，将第一数据线组和第二数据线组均由一条线表示。

实施例一：

参阅图4，在32bitDDR内存控制器兼容8bit/16bitDDR3PCB板中，其中，第一类DDR为16bit位宽的DDR3，第二类DDR为8bit位宽的DDR3，

地址命令线，连接主控芯片地址命令引脚与PCB板中的每一个地址命令焊点(即CAsignal)；

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte1、Byte2对应的数据引脚)与一个第一类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location1中的Byte1、Location2中的Byte2)；

第二数据线组，用于连接主控芯片中一个第二类数据引脚(Byte0、Byte3对应的数据引脚)与一个第二类DDR(8bit位宽的DDR3)中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte0、Location2中的Byte3)。

用户可以根据不同位宽的DDR3价格和性能，在8bitDDR3有价格和性能优势的时候，可以在Location0、Location1、Location2、Location34个位置都焊上8bitDDR3的器件；当总容量相同，而16bitDDR3有价格和性能优势的时候，用户可以只在Location1、Location2位置上焊上16bitDDR3的器件。

实施例二：

参阅图5，在32bitDDR内存控制器兼容8bit/16bitDDR3PCB板中，其中，第一类DDR为16bit位宽的DDR3，第二类DDR也为16bit位宽的DDR3，

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte0、Byte3对应的数据引脚)与一个第一类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location1中的Byte0、Location2中的Byte3)；

第二数据线组，用于连接主控芯片中一个第二类数据引脚(Byte1、Byte2对应的数据引脚)与一个第二类DDR(16bit位宽的DDR3)中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte1、Location2中的Byte2)。

由于第二类DDR也为16bit位宽的DDR3，因此，第二数据线组，连接主控芯片中一个第二类数据引脚(Byte1、Byte2对应的数据引脚)与一个第二类DDR中的一组基础数据块焊点(Location0中的Byte1、Location3中的Byte2)以及一个第一类DDR中的未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte1、Location2中的Byte2)；

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte0、Byte3对应的数据引脚)与一个第一类DDR中的一组基础数据块焊点(Location1中的Byte0、Location2中的Byte3)以及一个第二类DDR中的未与第二数据线组相连的一组基础数据块焊点(Location0中的Byte0、Location3中的Byte3)。

用户可以根据不同位宽的DDR3价格和性能，在8bitDDR3有价格和性能优势的时候，可以在Location0、Location1、Location2、Location34个位置都焊上8bitDDR3的器件；当总容量相同，而16bitDDR3有价格和性能优势的时候，用户可以只在Location0(或Location1)、Location2(或Location3)位置上焊上16bitDDR3的器件。

实施例三：

参阅图6，在32bitDDR内存控制器兼容16bit/32bitDDR3PCB板中，其中，第一类DDR为32bit位宽的DDR3，第二类DDR为16bit位宽的DDR3，

由于第二类DDR为16bit位宽的DDR3，因此，

第二数据线组，连接主控芯片中一个第二类数据引脚(Byte0、Byte2对应的数据引脚)与一个第二类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location0中的Byte0、Location2中的Byte2)以及一个第一类DDR中的未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte0、Byte2)；

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte1、Byte3对应的数据引脚)与一个第一类DDR(32bit位宽的DDR3)中的一组基础数据块焊点(Location1中的Byte1、Byte3)以及一个第二类DDR中的未与第二数据线组相连的一组基础数据块焊点(Location0中的Byte1、Location2中的Byte3)。

用户可以根据不同位宽的DDR3价格和性能，在16bitDDR3有价格和性能优势的时候，可以在Location0、Location2两个位置都焊上16bitDDR3的器件；当总容量相同，而32bitDDR3有价格和性能优势的时候，用户可以只在Location1位置上焊上32bitDDR3的器件。

实施例四：

参阅图7，在16bitDDR内存控制器兼容8bit/16bitDDR3PCB板中，其中，第一类DDR为16bit位宽的DDR3，第二类DDR为8bit位宽的DDR3，

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte1对应的数据引脚)与一个第一类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location1中的Byte1)；

第二数据线组，用于连接主控芯片中一个第二类数据引脚(Byte0对应的数据引脚)与一个第二类DDR(8bit位宽的DDR3)中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte0)。

用户可以根据不同位宽的DDR3价格和性能，在8bitDDR3有价格和性能优势的时候，可以在Location0、Location1两个位置都焊上8bitDDR3的器件；当总容量相同，而16bitDDR3有价格和性能优势的时候，用户可以只在Location1位置上焊上16bitDDR3的器件。

实施例五：

参阅图8，在16bitDDR内存控制器兼容8bit/16bitDDR3PCB板中，其中，第一类DDR为16bit位宽的DDR3，第二类DDR也为16bit位宽的DDR3，

由于第二类DDR为16bit位宽的DDR3，因此，

第二数据线组，连接主控芯片中一个第二类数据引脚(Byte1对应的数据引脚)与一个第二类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location0中的Byte1)以及一个第一类DDR中的未与第一数据线组相连的一组基础数据块焊点(Location1中的Byte1)；

第一数据线组，连接主控芯片中一个第一类数据引脚(即Byte0对应的数据引脚)与一个第一类DDR(16bit位宽的DDR3)中的一组基础数据块焊点(Location1中的Byte0)以及一个第二类DDR中的未与第二数据线组相连的一组基础数据块焊点(Location0中的Byte0)。

用户可以根据不同位宽的DDR3价格和性能，在8bitDDR3有价格和性能优势的时候，可以在Location0、Location1两个位置都焊上8bitDDR3的器件；当总容量相同，而16bitDDR3有价格和性能优势的时候，用户可以只在Location0(或Location1)位置上焊上16bitDDR3的器件。

在实际应用中，兼容不容位宽DDR的PCB板并不局限于本发明实施例一至五中的16bitDDR内存控制器以及32bitDDR内存控制器，还可以应用于64bitDDR内存控制器等。

基于上述实施例，参阅图9所示，本发明实施例还提供了一种兼容不同位宽DDR的装置，该装置包括：本发明实施例提供的一种兼容不同位宽DDR的PCB板901和至少一个DDR902(或903)，其中，

DDR902中的一组基础数据块焊点通过第一数据线组与主控芯片中一个第一类数据引脚相连。

DDR902为8bit位宽的DDR、16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

或者，DDR903中的一组基础数据块焊点通过第二数据线组与主控芯片中一个第二类数据引脚相连。

DDR903为8bit位宽的DDR、16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

综上所述，通过本发明实施例中提供的一种兼容不同位宽DDR的PCB板及装置，该PCB板包括主控芯片，还包括：地址命令线，用于连接主控芯片地址命令引脚与PCB板中的每一个地址命令焊点；至少一个第一数据线组，用于连接主控芯片中一个第一类数据引脚与一个第一类DDR中的一组基础数据块焊点；至少一个第二数据线组，用于连接主控芯片中一个第二类数据引脚与一个第二类DDR中的一组基础数据块焊点以及一个第一类DDR中未与第一数据线组相连的一组基础数据块焊点。这样，PCB板中为不同位宽的DDR进行布线，保证了用户由于不同的需求，可以选择不同位宽的DDR进行焊接，降低了成本，提高了PCB板的复用性以及兼容性。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明实施例进行各种改动和变型而不脱离本发明实施例的精神和范围。这样，倘若本发明实施例的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种兼容不同位宽双倍速率同步动态随机存储器DDR的印刷电路PCB板，包括主控芯片，其特征在于，还包括：

2.如权利要求1所述的PCB板，其特征在于，所述第一类DDR为16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

3.如权利要求1所述的PCB板，其特征在于，所述第二类DDR为8bit位宽的DDR、16bit位宽的DDR以及32bit位宽的DDR中的一种。

4.如权利要求1-3任一项所述的PCB板，其特征在于，确定所述第二类DDR为16bit位宽的DDR或32bit位宽的DDR时，

所述第一数据线组还用于：

5.如权利要求1-3任一项所述的PCB板，其特征在于，所述地址命令线，具体用于：

6.一种兼容不同位宽双倍速率同步动态随机存储DDR的装置，其特征在于，包括：

如权利要求1所述的PCB板和至少一个DDR。

7.如权利要求6所述的装置，其特征在于，所述DDR中的一组基础数据块焊点通过第一数据线组与主控芯片中一个第一类数据引脚相连。

8.如权利要求7所述的装置，其特征在于，所述DDR为8bit位宽的DDR、16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。

9.如权利要求6所述的装置，其特征在于，所述DDR中的一组基础数据块焊点通过第二数据线组与主控芯片中一个第二类数据引脚相连。

10.如权利要求9所述的装置，其特征在于，所述DDR为8bit位宽的DDR、16bit位宽的DDR、32bit位宽的DDR以及64bit位宽的DDR中的一种。