CN105445495B - 一种对称的mems加速度敏感芯片及其制造工艺 - Google Patents

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Abstract

一种对称的MEMS加速度敏感芯片，所述加速度敏感芯片包括上半部及下半部，所述上半部与所述下半部键合后形成框架整体以及设置在所述框架内的质量块整体；所述框架整体及所述质量块整体之间通过弹性梁相连接，所述质量块整体的上下两端分别形成有多个凹陷部及第一连接部，所述框架整体的上下两端分别形成有第二连接部；所述弹性梁连接所述第一连接部和第二连接部；所述凹陷部上方设置有多组梳齿结构；每组梳齿结构包括从所述第一连接部延伸出的活动梳齿以及从第二连接部延伸出的固定梳齿，所述活动梳齿与所述固定梳齿之间形成差分检测电容。本加速度敏感芯片实现同时具有高对称性，大质量块，大电容，低阻尼的高灵敏度加速度计。

Description

一种对称的MEMS加速度敏感芯片及其制造工艺
技术领域
本发明涉及传感器领域，尤其涉及一种加速度敏感芯片，该敏感芯片的制造工艺以及带有该敏感芯片的加速度计。
背景技术
现今，加速度计可适用于诸多应用，例如在测量地震的强度并收集数据、检测汽车碰撞时的撞击强度、以及在手机及游戏机中检测出倾斜的角度和方向。而在微电子机械系统(MEMS)技术不断进步的情况下，许多纳米级的小型加速度测量仪已经被商业化广泛采用。
现今的加速度敏感芯片分为两种，一种为平板式的，例如公开号为CN102768290A的中国发明专利，平板式的加速度敏感芯片是依靠通电后上盖板、质量块和下盖板之间所形成的平板电容来检测加速度。当外界有加速度时，质量块会应惯性向加速度的反方向相对敏感芯片框架产生位移。该位移同时会产生质量块与上盖板以及下盖板之间的间隔距离或者投影面积的的变化，因而产生上盖板与质量块、下盖板与质量块之间的电容变化。集成电路会根据检测到的电容变化来计算出加速度的方向和幅度。
另外一种为梳齿式的，例如公开号为CN1605871的中国专利申请，梳齿式加速度敏感芯片是通过检测两个相互间隔的梳齿结构上的电容变化来检测加速度的。梳齿结构包括设置在质量块上的活动梳齿，以及与活动梳齿相互间隔设置的固定梳齿。当质量块受加速度活动的时候，活动梳齿会与质量块同时活动，因而跟固定梳齿之间会产生间隔距离或者投影面积的变化，从而产生电容变化。集成电路会根据检测到的电容变化来计算出加速度的方向和幅度。
平板式电容加速度敏感芯片中的质量块都比较大；质量对于检测精度的影响可以体现在：
噪声等效加速度：
kB为玻尔兹曼常数，T为温度，ω0为谐振频率，Q为品质因数，m为质量，由此可见，谐振频率与Q值确定，增大质量将减小噪声影响。质量块与盖板之间形成的电容值也比较大。其在检测加速度时的灵敏度也比较高。然而，在制造过程中，平板式电容加速度敏感芯片的压膜阻尼比较高，需要在真空的环境下封装，这样大大地增加了封装和制造成本。相比之下，梳齿式的加速度敏感芯片的压膜阻尼小，根据鲍敏航的书《Analysis and DesignPrinciples ofMEMS Devices》中所述，MEMS芯片的阻尼力系数：
L＞＞B，β＝1，β＝0.42；
以1000um×1000um的电容转化为等正对面积等间距的100对500um×20um的梳齿为例计算，阻尼力系数减小为原来的1.5‰。因此，梳齿式的加速度敏感芯片在非真空的环境下就可以进行封装，其封装成本相对较低。但由于梳齿结构的特性，其质量块均比较小，所产生的电容值也相比平板式结构小很多，因而其检测灵敏度相比起平板式加速度敏感芯片要低。此外，梳齿结构主要通过光刻和刻蚀的方式来制造，活动梳齿与固定梳齿所间隔的距离有一定的受刻蚀工艺深宽比的限制，最小的间隔距离大致为2um，而平板式敏感芯片都是靠键合工艺，其质量块和盖板之间的间隔可以控制在1um左右。但平板加速度计的关键工艺是键合工艺，其精准度低于梳齿加速度计的关键工艺光刻和刻蚀。因此，平板式和梳齿式的两种敏感芯片都有其自己的优点和缺点。
发明内容
本发明所要解决的技术问题在于将上述现有技术的优点进行有机结合，并克服其各自的不足，提供一种灵敏度、检测精准度较高，但其制造、封装成本都比较便宜的加速度敏感芯片。
按照本发明提供的一种MEMS加速敏感芯片，所述加速度敏感芯片包括上半部及下半部，所述上半部与所述下半部键合后形成框架整体以及设置在所述框架内的质量块整体；所述框架整体及所述质量块整体之间通过弹性梁相连接，所述质量块整体的上下两端分别形成有多个凹陷部及第一连接部，所述框架整体的上下两端分别形成有第二连接部；所述弹性梁连接所述第一连接部和第二连接部；所述凹陷部上方设置有多组梳齿结构；每组所述梳齿结构包括从所述第一连接部延伸出的活动梳齿以及从所述第二连接部延伸出的固定梳齿，所述活动梳齿与所述固定梳齿之间形成有活动间隙，所述活动间隙形成差分检测电容。
本发明中的对称的MEMS加速度敏感芯片还包括如下附属特征：
所述第一连接部包括多根相互平行的横向齿枢以及连接所述横向齿枢的纵向齿枢；每根所述横向齿枢的两端分别向外延伸有活动梳齿。
所述质量块整体以及所述框架整体的上下两端结构相同，形成上下端对称设计。
所述第一连接部呈工字型，其中包括两根相互平行的横向齿枢以及连接所述横向齿枢的一根纵向齿枢。
所述弹性梁为弯折梁，所述弹性梁与位于四个端角的所述横向齿枢的末端相连接。
所述第一连接部以及所述第二连接部上淀积有金属电极。
所述加速度敏感芯片通过检测所述活动梳齿侧壁与所述固定梳齿侧壁之间的重合面积的变化引起的电容值变化来检测加速度。
所述加速度敏感芯片通过检测所述活动梳齿的侧壁与所述固定梳齿的侧壁的间距变化引起的电容值变化来检测加速度。
所述加速度敏感芯片的每个半部中形成有第一硅层、第二硅层；其中，所述第一连接部、第二连接部、弹性梁以及所述梳齿结构形成于第一硅层内，所 述框架及所述质量块形成于第二硅层内，所述第一硅层与第二硅层之间间隔有二氧化硅层。
所述加速度敏感芯片采用绝缘体上外延硅结构，包括上硅层及下硅层；所述第一连接部、第二连接部、弹性梁以及所述梳齿结构形成于所述上硅层；所述框架及所述质量块形成于所述下硅层；所述上硅层和所述下硅层之间设置有二氧化硅层。
所述加速度敏感芯片包括绝缘体上外延硅硅片以及键合在所述绝缘体上外延硅硅片表面上的硅片，所述硅片与所述绝缘体上外延硅硅片的键合表面上形成有二氧化硅层；所述绝缘体上外延硅硅片包括上硅层、下硅层以及氧化埋层；所述第一连接部、第二连接部、弹性梁以及所述梳齿结构形成于所述下硅层内，所述框架及所述质量块形成于所述硅片内。
一种对称的MEMS加速度敏感芯片的制造工艺，所述制造工艺包括以下步骤：
第一步，通过光刻和深度刻蚀，在第一硅片的底面上形成多个孔，形成弹性梁、第一连接部、第二连接部以及梳齿结构；
第二步，通过光刻和深度刻蚀，在第二硅片的顶面上形成多个凹坑，形成凹陷部；
第三步，在所述第二硅片的表面生长或者淀积一层二氧化硅层；
第四步，将所述第一硅片的底面与所述第二硅片的顶面进行键合；
第五步，在所述第二硅片的底面上淀积氮化硅层，通过光刻和刻蚀，将所述第二硅片的底面的部分氮化硅及二氧化硅层去除；
第六步，对暴露在外的第二硅片的底面进行深度刻蚀至所述第二硅片顶面的二氧化硅层；同时将第一硅片减薄一定厚度；
第七步，去除氮化硅层，刻蚀二氧化硅，形成质量块；
第八步，将两块经前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第九步，通过深硅刻蚀形成自由的加速度敏感芯片；
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十一步，将加速度计与下盖板键合；
第十二步，在所述第一硅片上淀积金属，并引出电极。
一种对称的MEMS加速度敏感芯片的制造工艺，所述制造工艺包括以下步骤：
第一步，在绝缘体上外延硅硅片的顶面和底面上生长或淀积出二氧化硅层；
第二步，通过光刻和刻蚀，在所述绝缘体上外延硅硅片的顶面上的所述二氧化硅层上刻蚀出多个深至上硅层的孔，并在所述绝缘体上外延硅硅片的底面刻蚀出深至下硅层的凹坑；
第三步，在所述绝缘体上外延硅硅片的顶面和底面上淀积氮化硅；
第四步，通过光刻和刻蚀，将所述底面上的部分氮化硅层去除，并露出所述下硅层；
第五步，通过深度刻蚀，将所述下硅层刻蚀至氧化埋层；
第六步，通过刻蚀，将淀积在所述底面的氮化硅与二氧化硅去除；
第七步，将两片经过前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第八步，去除两面氮化硅，对暴露在外的两层上硅层分别深度刻蚀至氧化埋层，形成第一连接部、第二连接部、弹性梁以及梳齿结构；
第九步，对所述绝缘体上外延硅硅片进行高温氧化或化学气相淀积，在暴露在外的所述上硅层和所述下硅层的表面形成一层二氧化硅层；
第十步，通过刻蚀，将所述上硅层的孔内的氧化埋层去除；
第十一步，通过深度刻蚀，将所述上硅层的孔进一步刻蚀至一定深度；
第十二步，对所述孔进行横向腐蚀，形成凹陷部以及自由的弹性梁；
第十三步，将所述绝缘体上外延硅硅片表面的二氧化硅去除，形成加速度敏感芯片；
第十四步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十五步，将加速度计与下盖板键合；
第十六步，在所述第一硅片上淀积金属，并引出电极。
一种对称的MEMS加速度敏感芯片的制造工艺，所述制造工艺包括以下步骤：
第一步，通过光刻及深度刻蚀，在绝缘体上外延硅硅片的底面上深度刻蚀出多个深至氧化埋层的孔，形成第一连接部，第二连接部，弹性梁以及梳齿结构；
第二步，通过光刻及深度刻蚀，在硅片的顶面上深度刻蚀出多个凹陷部；
第三步，在所述硅片的顶面及底面上生长或淀积出二氧化硅层；
第四步，将所述硅片的顶面和所述绝缘体上外延硅硅片的底面进行键合；
第五步，在所述硅片的底面上淀积氮化硅，之后通过光刻及刻蚀，将所述硅片的底面上的部分氮化硅、二氧化硅层去除，露出部分所述硅片的底面；
第六步，对暴露在外的所述硅片的底面进行深度刻蚀至所述二氧化硅层形成质量块，同时绝缘体上外延硅硅片减薄一定厚度；
第七步，通过刻蚀，将所述硅片底面的氮化硅和暴露在外的二氧化硅去除；
第八步，将两片经过前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第九步，通过深度刻蚀和刻蚀，将两个所述上硅层以及二氧化硅层分别去除，形成加速度敏感芯片；
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十一步，将加速度计与下盖板键合；
第十二步，在所述下硅层顶面上淀积金属，并引出电极。
所述深度刻蚀及所述刻蚀的方法为以下方法中的一种或多种方法：干法刻蚀或湿法刻蚀，所述干法刻蚀包括：硅的深度反应离子刻蚀及反应离子刻蚀以及氮化硅或二氧化硅的反应离子刻蚀。
所述用于腐蚀硅层的腐蚀剂为以下腐蚀剂中的一种或多种的组合：氢氧化钾、四甲基氢氧化铵、乙二胺邻苯二酚腐蚀液或气态的二氟化氙。
所述用于腐蚀二氧化硅层的腐蚀剂为以下腐蚀剂中的一种或多种的组合：缓冲氢氟酸、49％氢氟酸或气态的氟化氢。
所述用于腐蚀氮化硅层的腐蚀剂为以下腐蚀剂中的一种或多种的组合：热浓磷酸以及氢氟酸。
按照本发明所提供的一种对称的MEMS加速度敏感芯片有如下优点：首先，本对称的MEMS加速度敏感芯片将现有的平板式和梳齿式的加速度敏感芯片进行了有机结合，并通过将两个加速度敏感芯片的半部在垂直方向上进行键合，形成质量较大的质量块整体。并在质量块的上、下两端分别形成多个凹坑，并在凹坑上方形成用于检测的梳齿结构。本专利一方面采用了大质量块的设计，保证了本加速度敏感芯片对加速度检测的高灵敏度。同时，本设计将检测部分，即梳齿结构与质量块进行分隔设计，检测部分的压膜阻尼较小，封装时也无需在真空环境中进行，大大降低了制造成本。其次，本发明上下两端的检测部分可以设置为同一结构，从而形成一个对称的加速度敏感芯片整体。当两端的检测部分为同一结构时，加速度敏感芯片可以输出两组基本相同的电信号，使得检测精度更高。或者，上下两端的检测部分可以为不同结构，设计人员完全可以根据其加速度计的应用领域来对其检测部分进行设计，从而增加了制造的灵活性和自由度。再次，由于上下盖板不作为检测电极，盖板键合精度要求较低，加工工艺相对简单，进一步的降低了整体加速度计的造价，同时，如果需要真 空封装，盖板部分的空间也可以用来放置吸气剂，提高了制造的灵活性。而本敏感芯片可以通过多种制造方法进行制造，包括使用两片硅片、一片绝缘体上外延硅硅片或者一片绝缘体上外延硅硅片加一片普通硅片等制造方法。盖板可以采用硅片或Pyrex玻璃片及硼硅玻璃片。制造商可以根据其检测精度和成本上的要求，自主选择相应的制造方法，本加速度敏感芯片相比起其他加速度敏感芯片也具有更高的制造方法选择自由度。
附图说明
图1为本发明中加速度敏感芯片整体的结构示意图。
图2为本发明中加速度敏感芯片一个半部的结构示意图。
图3为本发明中加速度敏感芯片的俯视图。
图4为本发明中加速度计的一种结构示意图。
图5为本发明中加速度计的另一种结构示意图。
图6为本发明中第一种制造方法的第一步、第二步示意图。
图7为本发明中第一种制造方法的第三步、第四步示意图。
图8为本发明中第一种制造方法的第五步、第六步示意图。
图9为本发明中第一种制造方法的第七步、第八步示意图。
图10为本发明中第一种制造方法的第九步、第十步示意图。
图11为本发明中第一种制造方法的第十一步、十二步示意图。
图12为本发明中第二种制造方法的第一步、第二步示意图。
图13为本发明中第二种制造方法的第三步、第四步示意图。
图14为本发明中第二种制造方法的第五步、第六步示意图。
图15为本发明中第二种制造方法的第七步、第八步示意图。
图16为本发明中第二种制造方法的第九步、第十步示意图。
图17为本发明中第二种制造方法的第十一步、第十二步示意图。
图18为本发明中第二种制造方法的第十三步、第十四步示意图。
图19为本发明中第二种制造方法的第十五步、第十六步示意图。
图20为本发明中第三种制造方法的第一步、第二步示意图。
图21为本发明中第三种制造方法的第三步、第四步示意图。
图22为本发明中第三种制造方法的第五步、第六步示意图。
图23为本发明中第三种制造方法的第七步、第八步示意图。
图24为本发明中第三种制造方法的第九步、第十步示意图。
图25为本发明中第三种制造方法的第十一步、第十二步示意图。
具体实施方式
下面结合附图对本发明做进一步的详述：
参照图1至图3，按照本发明提供的一种对称的MEMS加速度敏感芯片，所述加速度敏感芯片由上半部和下半部沿底面，即图1中虚线，键合而成。每个半部包括：框架1，设置在所述框架内的质量块2，以及用于连接所述框架1及所述质量块2的弹性梁3，其特征在于，所述质量块2上形成有第一连接部21以及多个凹陷部22，所述框架1上形成有第二连接部12。其中，所述第一连接部21位于凹陷部22的上方。所述弹性梁3连接所述第一连接部21和第二连接部12；所述凹陷部22内设置有多组梳齿结构4。
参见图3，优选地，所述第一连接部21为工字型，其中包括多根横向齿枢211和一根用于连接多根横向齿枢211的纵向齿枢212。优选地，弹性梁3为U型的折叠梁。如图2所示，弹性梁3被设置在四个端角，并分别与第一连接部21中横向齿枢211的末端相连接。本实施例中的所示的工字型连接部仅为一优选实施例，设计人员也可以根据其具体需求对横向齿枢211以及纵向齿枢212的数量、位置以及连接方式进行修改，从而产生王字形，干字形等技术方案。
参照图3，横向齿枢211的两端向外延伸有活动梳齿41，第二连接部12上设置有与活动梳齿41相间隔设置的固定梳齿42。活动梳齿41和固定梳齿42位于凹陷部22的上方，因而可以自由的活动。活动梳齿41与固定梳齿42之间在通电之 后会形成电容。在检测加速度的过程中，质量块2会受到加速度的影响，向加速度方向移动。根据公式C＝εA/d，即两片平行的导电片之间的电容量等于介电系数乘以正对面积除以垂直间距。当因加速度产生位移时，活动梳齿41和固定梳齿42之间的间距会产生变化。从而导致活动梳齿41和固定梳齿42之间的电容的变化。集成电路可以通过电容的变化计算出检测到的加速度。在一个实施例中，当质量块2位移时，活动梳齿41的侧壁与固定梳齿42侧壁之间的重合投影面积会产生变化，因而产生电容变化。在另一种实施例中，当质量块2位移时，活动梳齿41与固定梳齿42之间的间隔距离会产生变化，因而导致电容变化。集成电路通过检测到的电容变化进一步计算出加速度。
参照图2，本加速度敏感芯片的一个半部被分为两层硅层，第一连接部21、第二连接部12、弹性梁3以及梳齿结构4形成于第一硅层5内，框架1和质量块2形成于第二硅层6内，第一硅层5和第二硅层6之间还形成有二氧化硅层7。其中，第一硅层5是上会淀积有金属电极，并在工作中通电。而第二硅层6中的框架1只是起到支撑作用，质量块2也只是用于加大质量，从而增加检测的灵敏度。因此，第二硅层6无需通电，所以在第一硅层5和第二硅层6之间形成二氧化硅层7来与其他部分进行隔离，降低了噪声和干扰。
参照图1及图3，本加速度敏感芯片将两种类型的加速度敏感芯片进行了有机的结合，并利用了这两种加速度敏感芯片各自的优点。一方面，本加速度敏感芯片通过将两个半部进行键合来加大了质量块2的质量，也加大了检测灵敏度，能够有效地检测到细微的加速度。另一方面，采用梳齿4的检测结构有效的降低了压膜阻尼，降低了对封装过程的要求。而且，上、下两个半部顶端的梳齿检测部分可以设置为同一结构，也可以设置成不同的梳齿结构。当两端的检测部分为同一结构时，加速度敏感芯片可以输出两组基本相同的电信号，使得检测精度更高。或者，上下两端的检测部分可以为不同结构，设计人员完全 可以根据其加速度计的应用领域来对其检测部分进行设计，从而增加了制造的灵活性和自由度。
本加速度敏感芯片有多种制造方法，接下来参照图5至图24对每一种方法进行进一步的描述。
图5至图10展示了本加速度敏感芯片的第一种制造方法，该方法中采用了两块硅片来制作本加速度敏感芯片，其中包括第一硅片51和第二硅片61。该制作方法包括以下步骤：
第一步，在第一硅片51的底面上涂覆光阻剂，之后按照特定图案对第一硅片51的底面进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。再用硅的深度反应离子刻蚀对第一硅片51的底面刻蚀至一定深度，从而形成弹性梁3、第一连接部21、第二连接部12以及梳齿结构4。之后将光阻剂层去除。
第二步，在第二硅片61的顶面上涂覆光阻剂，之后按照特定图案对第二硅片61的顶面进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。再用硅的深度反应离子刻蚀对第二硅片61的顶面刻蚀至一定深度，从而形成多个凹陷部22。之后将光阻剂层去除。
第三步，对第二硅片61的顶面和底面进行高温氧化处理，在其表面形成一层二氧化硅层7；或者利用化学气相淀积法(CVD)淀积一层二氧化硅层7。
第四步，将第一硅片51的底面与第二硅片61的顶面进行键合。
第五步，利用化学气相淀积法(CVD)在第二硅片61的底面淀积一层氮化硅8，之后在第二硅片61的底面上涂覆光阻剂，之后按照特定图案对第二硅片61的底面进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。之后利用反应离子干法刻蚀或缓冲氢氟酸将被曝光的氮化硅层8、二氧化硅层7去除。
第六步，利用氢氧化钾、或四甲基氢氧化铵、或乙二胺邻苯二酚腐蚀液、或深度反应离子刻蚀，将暴露在外的第二硅片61的底面进行深度刻蚀至所述第二硅片61顶面的二氧化硅层7，同时第一硅片被刻蚀减薄一定厚度。
第七步，利用反应离子干法刻蚀或热浓磷酸将所述氮化硅层8去除，并利用缓冲氢氟酸或气态氟化氢将暴露在外的所述二氧化硅层7去除，形成自由的加速度敏感芯片的一个质量块半部。
第八步，将两块经前述步骤加工的加速度敏感芯片的半部沿其底端进行硅-硅键合，从而形成完整的加速度敏感芯片。
第九步，通过深硅刻蚀形成自由的加速度敏感芯片。
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极。
第十一步，将加速度计与下盖板键合。
第十二步，在所述第一硅片上淀积金属，并引出电极。
图11至图18展示了本加速度敏感芯片的第二种制造方法，该方法中采用了一块绝缘体上外延硅硅片，该硅片包括上硅层52，下硅层62，以及设置在上硅层52和下硅层62之间的二氧化硅层7，也称为氧化埋层。该制作方法包括以下步骤：
第一步，对绝缘体上外延硅硅片的顶面和底面进行高温氧化处理，在其表面形成一层二氧化硅层7，或者利用化学气相淀积法(CVD)在其表面淀积一层二氧化硅层7。
第二步，在绝缘体上外延硅硅片的顶面和底面上涂覆光阻剂，之后按照不同的图案对绝缘体上外延硅硅片的顶面和底面分别进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。再利用反应离子干法刻蚀或缓冲氢氟酸对被曝光的二氧化硅层7进行刻蚀，从而在顶面形成多个深至上硅层52的孔，底面上形成深至下硅层62的凹坑。
第三步，利用化学气相淀积法(CVD)在所述绝缘体上外延硅硅片的顶面和底面上淀积氮化硅8。
第四步，在绝缘体上外延硅硅片的底面上涂覆光阻剂，之后按照特定图案对绝缘体上外延硅硅片的底面进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。之后利用反应离子干法刻蚀或热浓磷酸将所述底面上的部分氮化硅层8去除，露出部分下硅层62。
第五步，利用氢氧化钾、或四甲基氢氧化铵、或乙二胺邻苯二酚腐蚀液、或深度反应离子刻蚀，将暴露在外的下硅层62深度刻蚀至氧化埋层7。
第六步，利用反应离子干法刻蚀或热浓磷酸将淀积在所述绝缘体上外延硅硅片的底面的氮化硅8去除，并利用反应离子干法刻蚀或缓冲氢氟酸将所述绝缘体上外延硅硅片底面的二氧化硅7去除。
第七步，将两片经过前述步骤加工的加速度敏感芯片的半部沿其底端进行硅-硅键合。
第八步，利用反应离子干法刻蚀或热浓磷酸将淀积在所述绝缘体上外延硅硅片的两面的氮化硅8去除，并利用深度反应离子刻蚀对暴露在外的上硅层52深度刻蚀至氧化埋层7，从而形成第一连接部12、第二连接部21、弹性梁3以及梳齿结构4。
第九步，对所述绝缘体上外延硅硅片进行高温氧化或化学气相淀积(CVD)，在其表面形成一层二氧化硅层7。
第十步，利用反应离子干法刻蚀将所述上硅层52的孔内的氧化埋层7去除。
第十一步，利用深度反应离子刻蚀将暴露在外的下硅层62刻蚀一定深度。
第十二步，利用氢氧化钾、四甲基氢氧化铵、乙二胺邻苯二酚腐蚀液或气态的二氟化氙对所述孔进行横向腐蚀，形成凹陷部22以及自由的弹性梁3。
第十三步，利用反应离子干法刻蚀或缓冲氢氟酸将所述绝缘体上外延硅硅片表面的二氧化硅7去除，形成加速度敏感芯片。
第十四步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极。
第十五步，将加速度计与下盖板键合。
第十六步，在所述第一硅片上淀积金属，并引出电极。
图19至图25展示了本加速度敏感芯片的第三种制造方法，该方法中采用了一块绝缘体上外延硅硅片和一块硅片64，所述绝缘体上外延硅硅片包括上硅层53、下硅层63以及设置在上硅层53和下硅层63之间的二氧化硅层7，也称为氧化埋层。该制作方法包括以下步骤：
第一步，在下硅层63的表面上涂覆光阻剂，之后按照特定图案对其进行曝光，并用显影液进行显影，这样被曝光的图案就会显现出来。再用硅的深度反应离子刻蚀对下硅层63进行深度刻蚀，形成多个深至氧化埋层7的孔，形成第一连接部21，第二连接部12，弹性梁3以及梳齿结构4。
第二步，在硅片64的顶面上涂覆光阻剂，之后按照特定图案对其进行曝光，并用显影液进行显影，这样被曝光的图案就会显现出来。再用硅的深度反应离子刻蚀对硅片64的顶面进行深度刻蚀，形成多个凹陷部22。
第三步，对所述硅片64的顶面及底面进行高温氧化处理，在其表面形成一层二氧化硅层7；或者利用化学气相淀积法(CVD)淀积一层二氧化硅层7。
第四步，将所述硅片64的顶面和所述绝缘体上外延硅硅片的底面进行键合。
第五步，在所述硅片的底面上淀积氮化硅8，在氮化硅8上涂覆光阻剂，之后按照特定图案对其进行曝光，并用显影液进行显影。这样被曝光的图案就会显现出来。利用反应离子干法刻蚀或热浓磷酸，将所述硅片64底面的部分氮化硅8去除，并利用反应离子干法刻蚀或缓冲氢氟酸将露出的二氧化硅层7去除，露出部分硅片64的底面。
第六步，利用氢氧化钾、或四甲基氢氧化铵、或乙二胺邻苯二酚腐蚀液，将暴露在外的所述硅片64的底面深度刻蚀至二氧化硅层7，同时将绝缘体上外延硅硅片的上硅层53减薄一定厚度。
第七步，利用反应离子干法刻蚀或热浓磷酸，将所述硅片64底面的氮化硅8去除，并利用反应离子干法刻蚀或缓冲氢氟酸将二氧化硅层7去除，形成加速度敏感芯片的一个半部。
第八步，将两片经过前述步骤加工的加速度敏感芯片的半部沿其底端进行硅-硅键合，从而形成完整的加速度敏感芯片。
第九步，通过深硅刻蚀去除两个上硅层53，利用反应离子干法刻蚀或缓冲氢氟酸或气态氟化氢，将暴露在外的二氧化硅层7去除，形成自由的加速度敏感芯片。
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极。
第十一步，将加速度计与下盖板键合。
第十二步，在所述下硅层63顶面上淀积金属，并引出电极。
本发明中所述的深度刻蚀及所述刻蚀的方法为以下方法中的一种或多种方法：干法刻蚀或湿法刻蚀，所述干法刻蚀包括：硅的深度反应离子刻蚀及反应离子刻蚀以及氮化硅或二氧化硅的反应离子刻蚀。
此外，参照图4，制造带有本加速度敏感芯片的加速度计的制造方法还包括将上述加速度敏感芯片与上盖板及下盖板进行封装。技术人员可以根据其加速度计的性能要求及成本等因素，自主选择盖板的材料。而对盖板的预处理以及封装均为本领域的常规技术，在此则不再赘述。
本发明采用了梳齿结构来检测加速度。因而对检测部分的制造过程是通过光刻和深度反应离子刻蚀刻蚀，其精度要比平板式电容的键合精度要高。而且，本加速度敏感芯片的压膜阻尼较小，可以在非真空的环境下进行封装，降低了封装和制造成本。而且由于本加速度敏感芯片的检测部分在于质量块上下两端 上形成的梳齿结构，因此，对于制造过程中将两个半部进行垂直键合时的键合精度要求也相对较低。此外，本加速度敏感芯片的自由度比较高，技术人员可以根据其自身的要求选择不同的材料和制作方法。由于电极是设置在本加速度敏感芯片的第一连接部21和第二连接部12上的。由于本发明的加速度计上下盖板不作为检测电极，盖板键合精度要求较低，加工工艺相对简单，故可以采用成本较低的材料进行制作，技术人员可以自主选择盖板的材料和制作方法。因此，本加速度敏感芯片及加速度计的制造方法具有自由度高的优点。

Claims (18)

1.一种对称的MEMS加速度敏感芯片，其特征在于，所述加速度敏感芯片包括上半部及下半部，所述上半部与所述下半部键合后形成：框架整体以及设置在所述框架内的质量块整体；所述框架整体及所述质量块整体之间通过弹性梁相连接，所述质量块整体的上下两端分别形成有多个凹陷部及第一连接部，所述框架整体的上下两端分别形成有第二连接部；所述弹性梁连接所述第一连接部和第二连接部；所述凹陷部上方设置有多组梳齿结构；每组梳齿结构包括从所述第一连接部延伸出的活动梳齿以及从所述第二连接部延伸出的固定梳齿，所述活动梳齿与所述固定梳齿之间形成有活动间隙，所述活动间隙形成差分检测电容；所述加速度敏感芯片的每个半部中形成有第一硅层、第二硅层；其中，所述第一连接部、第二连接部、弹性梁以及所述梳齿结构形成于第一硅层内；所述框架及所述质量块形成于第二硅层内，所述第一硅层与第二硅层之间间隔有二氧化硅层。
2.根据权利要求1所述的加速度敏感芯片，其特征在于，所述第一连接部包括多根相互平行的横向齿枢以及连接所述横向齿枢的纵向齿枢；每根所述横向齿枢的两端分别向外延伸有活动梳齿。
3.根据权利要求1所述的加速度敏感芯片，其特征在于，所述质量块整体以及所述框架整体的上下两端结构相同，形成上下端对称设计。
4.根据权利要求2所述的加速度敏感芯片，其特征在于，所述第一连接部呈工字型，其中包括两根相互平行的横向齿枢以及连接所述横向齿枢的一根纵向齿枢。
5.根据权利要求2所述的加速度敏感芯片，其特征在于，所述弹性梁为弯折梁，所述弹性梁与位于四个端角的所述横向齿枢的末端相连接。
6.根据权利要求1所述的加速度敏感芯片，其特征在于，所述第一连接部以及所述第二连接部上淀积有金属电极。
7.根据权利要求1-6任一所述的加速度敏感芯片，其特征在于，所述加速度敏感芯片通过检测所述活动梳齿侧壁与所述固定梳齿侧壁之间的重合面积的变化引起的电容值变化来检测加速度。
8.根据权利要求1-6任一所述的加速度敏感芯片，其特征在于，所述加速度敏感芯片通过检测所述活动梳齿的侧壁与所述固定梳齿的侧壁的间距变化引起的电容值变化来检测加速度。
9.根据权利要求1所述的加速度敏感芯片，其特征在于，所述加速度敏感芯片采用绝缘体上外延硅结构，包括上硅层及下硅层；所述第一连接部、第二连接部、弹性梁以及所述梳齿结构形成于所述上硅层内；所述框架及所述质量块形成于所述下硅层内；所述上硅层和所述下硅层之间设置有二氧化硅层。
10.根据权利要求1所述的加速度敏感芯片，其特征在于，所述加速度敏感芯片包括绝缘体上外延硅硅片以及键合在所述绝缘体上外延硅片表面上的硅片，所述硅片与所述绝缘体上外延硅硅片的键合表面上形成有二氧化硅层；所述绝缘体上外延硅硅片包括上硅层、下硅层以及氧化埋层；所述第一连接部、所述第二连接部、弹性梁以及所述梳齿结构形成于所述下硅层内；所述框架及所述质量块形成于所述硅片内。
11.一种加速度计，包括上盖板、下盖板以及加速度敏感芯片，其特征在于，所述加速度敏感芯片为权利要求1-10任一所述的加速度敏感芯片。
12.一种对称的MEMS加速度敏感芯片的制造工艺，其特征在于，所述制造工艺包括以下步骤：
第一步，通过光刻和深度刻蚀，在第一硅片的底面上形成多个孔，形成弹性梁、第一连接部、第二连接部以及梳齿结构；
第二步，通过光刻和深度刻蚀，在第二硅片的顶面上形成多个凹坑，形成凹陷部；
第三步，在所述第二硅片的表面生长或者淀积一层二氧化硅层；
第四步，将所述第一硅片的底面与所述第二硅片的顶面进行键合；
第五步，在所述第二硅片的底面上淀积氮化硅层，通过光刻和刻蚀，将所述第二硅片的底面的部分氮化硅及二氧化硅层去除；
第六步，对暴露在外的第二硅片的底面进行深度刻蚀至所述第二硅片顶面的二氧化硅层；同时将第一硅片减薄一定厚度；
第七步，去除氮化硅层，刻蚀二氧化硅，形成质量块；
第八步，将两块经前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第九步，通过深硅刻蚀形成自由的加速度敏感芯片；
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十一步，将加速度计与下盖板键合；
第十二步，在所述第一硅片上淀积金属，并引出电极。
13.一种对称的MEMS加速度敏感芯片的制造工艺，采用绝缘体上外延硅硅片，该硅片包括上硅层、下硅层以及设置在上硅层和下硅层之间的二氧化硅层，其特征在于，所述制造工艺包括以下步骤：
第一步，在绝缘体上外延硅硅片的顶面和底面上生长或淀积出二氧化硅层；
第二步，通过光刻和刻蚀，在所述绝缘体上外延硅硅片的顶面上的所述二氧化硅层上刻蚀出多个深至上硅层的孔，并在所述绝缘体上外延硅硅片的底面刻蚀出深至下硅层的凹坑；
第三步，在所述绝缘体上外延硅硅片的顶面和底面上淀积氮化硅；
第四步，通过光刻和刻蚀，将所述底面上的部分氮化硅层去除，并露出所述下硅层；
第五步，通过深度刻蚀，将所述下硅层刻蚀至氧化埋层；
第六步，通过刻蚀，将淀积在所述底面的氮化硅与二氧化硅去除；
第七步，将两片经过前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第八步，去除两面氮化硅，对暴露在外的两层上硅层分别深度刻蚀至氧化埋层，形成第一连接部、第二连接部、弹性梁以及梳齿结构；
第九步，对所述绝缘体上外延硅硅片进行高温氧化或化学气相淀积，在暴露在外的所述上硅层和所述下硅层的表面形成一层二氧化硅层；
第十步，通过刻蚀，将所述上硅层的孔内的氧化埋层去除；
第十一步，通过深度刻蚀，将所述上硅层的孔进一步刻蚀至一定深度；
第十二步，对所述孔进行横向腐蚀，形成凹陷部以及自由的弹性梁；
第十三步，将所述绝缘体上外延硅硅片表面的二氧化硅去除，形成加速度敏感芯片；
第十四步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十五步，将加速度计与下盖板键合；
第十六步，在所述硅片上淀积金属，并引出电极。
14.一种对称的MEMS加速度敏感芯片的制造工艺，采用绝缘体上外延硅硅片和硅片，所述绝缘体上外延硅硅片包括上硅层、下硅层以及设置在上硅层和下硅层之间的二氧化硅层，其特征在于，所述制造工艺包括以下步骤：
第一步，通过光刻及深度刻蚀，在绝缘体上外延硅硅片的底面上深度刻蚀出多个深至氧化埋层的孔，形成第一连接部，第二连接部，弹性梁以及梳齿结构；
第二步，通过光刻以及深度刻蚀，在硅片的顶面上深度刻蚀出多个凹陷部；
第三步，在所述硅片的顶面及底面上生长或淀积出二氧化硅层；
第四步，将所述硅片的顶面和所述绝缘体上外延硅硅片的底面进行键合；
第五步，在所述硅片的底面上淀积氮化硅，之后通过光刻及刻蚀，将所述硅片的底面上的部分氮化硅、二氧化硅层去除，露出部分所述硅片的底面；
第六步，对暴露在外的所述硅片的底面进行深度刻蚀至所述二氧化硅层形成质量块，同时将绝缘体上外延硅硅片减薄一定厚度；
第七步，通过刻蚀，将所述硅片底面的氮化硅和暴露在外的二氧化硅去除；
第八步，将两片经过前述步骤加工的加速度敏感芯片的半部沿底面进行硅-硅键合；
第九步，通过深度刻蚀将两个上硅层去除，并通过刻蚀将二氧化硅层去除，形成加速度敏感芯片；
第十步，制作加速度计下盖板，挖空活动区域对应位置，并淀积金属电极；
第十一步，将加速度计与下盖板键合；
第十二步，在所述下硅层顶面上淀积金属，并引出电极。
15.根据权利要求12至14任一所述的对称的MEMS加速度敏感芯片的制造工艺，其特征在于，所述深度刻蚀及所述刻蚀的方法为以下方法中的一种或多种方法：干法刻蚀和湿法刻蚀，所述干法刻蚀包括：硅的反应离子刻蚀以及氮化硅和二氧化硅的反应离子刻蚀。
16.根据权利要求12至14任一所述的对称的MEMS加速度敏感芯片的制造工艺，其特征在于，用于刻蚀硅层的刻蚀剂为以下刻蚀剂中的一种或多种的组合：氢氧化钾、四甲基氢氧化铵、乙二胺邻苯二酚腐蚀液或气态的二氟化氙。
17.根据权利要求12至14任一所述的对称的MEMS加速度敏感芯片的制造工艺，其特征在于，用于刻蚀二氧化硅层的刻蚀剂为以下刻蚀剂中的一种或多种的组合：缓冲氢氟酸、49％氢氟酸或气态的氟化氢。
18.根据权利要求12至14任一所述的对称的MEMS加速度敏感芯片的制造工艺，其特征在于，用于刻蚀氮化硅层的刻蚀剂为以下刻蚀剂中的一种或多种的组合：热浓磷酸以及氢氟酸。
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