CN105391509B - 基于fpga的网口高精度时间标定方法 - Google Patents

基于fpga的网口高精度时间标定方法 Download PDF

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Abstract

本发明涉及一种基于FPGA的网口高精度时间标定方法，FPGA通过软件设置可以灵活的针对报文的MAC地址、以太网类型、IP地址、IP端口类型及采样值报文的SVID及GOOSE报文的GOID等字段进行靶向过滤，并确定时间标定方式。对于外部标准时钟源输出的IRIG‑B或PPS进行验证，并对其进行过滤去抖，采用跟踪策略与之同步以及采用低误差秒以下时间均分算法，产生高精度时间标定源。在收发数据报文时，当同步前导码通过验证时产生锁存信号锁存时间，通过靶向过滤后按标定方式将时标和原报文进行重构，并发送给系统软件进行时间相关性能分析。

Description

基于FPGA的网口高精度时间标定方法
技术领域
本发明涉及电力自动化通信测试技术领域，特别涉及一种基于FPGA的网口高精度时间标定方法。
背景技术
目前，智能变电站是智能电网建设的重要组成部分，是实现能源转化和控制的核心平台之一，根据《2013-2017年中国智能电网行业分析及发展前景预测报告》，智能变电站在我国拥有广阔的发展前景。智能变电站特点是合并单元、智能终端等数字化智能设备的应用及基于IEC61850标准的网络通信与数据共享。智能变电站对于站中的智能设备网络数据通讯的时间准确性以及响应实时性提出了较高的要求，比如对于合并单元的采样值帧发布离散性性能来说，要求不大于±5μs；对于智能变电站的组网交换机，其帧存储转发时延不应大于±10μs；而对于智能终端及站控后台其通信响应要求也在ms级。为了能对变电站设备的这些测试项进行准确的衡量，就必需有一种对网络信息帧进行准确时间标定的方法。
现有设备中网络帧时间标定功能的实现大部分是由网卡接收以太网帧产生中断给CPU，由CPU进行时间标定。这样标定时间的精度除了时标的精度还取决于中断产生的准确性，以及CPU对中断的响应时间。由于CPU对中断处理存在不确定性，导致了这种方法的时间标定精度不能够适应新的测试需要。
此外，时标精度取决于时间的均分算法，该算法可以决定秒以下时间时标累积误差的大小；由于网络上的数据帧纷繁多样，可能并不都是需要系统处理的数据帧，而如果这些帧在硬件层面不进行靶向过滤处理(即具有针对性的过滤处理)，会增加软件处理的工作，降低系统效率。
发明内容
针对上述情况，本发明提供了一种可对数据帧进行靶向过滤，只对系统需要的数据帧进行高精度时间标定并以标准以太网帧格式上报给软件分析的基于FPGA的网口高精度时间标定方法。
为解决上述问题，本发明采取的技术方案为：基于FPGA的网口高精度时间标定方法，包括如下步骤：
基于FPGA的网口高精度时间标定方法，包括如下步骤：
步骤一、FPGA的通讯网口接收模块接收系统软件发送的配置命令并由配置报文接收处理模块进行解析，更新测试网口接收模块的过滤条件，配置时间标定方式并设置PHY芯片的工作模式；
步骤二、FPGA接收外部标准时钟源的标准时间信号，采用跟踪策略与标准时间信号进行同步；
步骤三、对与标准时间信号同步后的内部时间信号采用均分算法，对每一秒内部时间信号进行处理，产生标定时间源；
步骤四、一类报文由外界传入测试网口接收模块，符合过滤条件的报文按照配置的时间标定方式进行时间标定后直接经接收及测试帧发送模块转发至通讯网口发送缓冲区由上位机进行统计分析；另一类报文，例如电力系统合并单元发送的采样值，由接收及测试帧发送模块自行产生并发送至测试网口发送缓冲区，测试网口发送缓冲区显示非空时，测试网口发送模块读取测试网口发送缓冲区中的报文进行发送并在发送时对报文进行时间标定，然后由被测设备转发至测试网口接收模块对符合过滤条件的报文按照配置的时间标定方式再次进行时间标定后写入测试网口接收缓冲区，接收及测试帧发送模块对测试报文的时间信息直接进行统计分析，算出同一标号报文的时间差并将统计结果通过通讯网口发送缓冲区进行上报，通讯网口发送缓冲区的报文用于上位机软件统计分析，可以分析电力系统中转发报文的被测设备的延时、抖动等性能参数。
步骤一中配置命令经通讯网口接收模块写入通讯网口接收缓冲区，然后传入配置命令接收处理模块进行解析，解析后将PHY工作模式信息下发给PHY初始化及设置模块，将配置过滤数据和时间戳方式信息下发给测试网口接收模块，将配置统计接收报文与发送测试报文参数下发给接收及测试帧发送模块。
所述的网络报文过滤条件包括源MAC地址、目的MAC地址、网络类型号、应用标识号、源IP地址、目的IP地址、IP类型号、IP端口号，对于采样值报文还可以对其SvID、DataSet字段进行过滤，对于GOOSE报文还可以对其GOID字段进行过滤，网口的单个靶向过滤条件可以是以上数据其中一种或多种的组合，每个网口可以存放16个靶向过滤条件。配置命令还可以对时间标定方式进行设置，主要有有以下三种方式：一、将时间标定在命令设定的以太网帧中的偏移位置，更改原以太网帧中数据，帧长度不发生变化；二、将时间标定信息以及帧接收计数等信息与接收帧数据重新封装成新的以太网帧，帧长度发生变化，原帧被封装在重构帧里，内容不变；三、将时间信息插入接收帧帧尾，这种方式帧长度发生变化，原帧内容保留。测试网口接收模块根据设置方式对过滤后的帧进行重构，如需对发送测试帧进行时间标定时，标定方式只采用上述第一种方式。
步骤二中外部标准时钟源的时钟信号通过GPS或北斗系统授时后时钟信号可以以IRIG-B码或秒脉冲的形式通过光信号或485电信号方式接入系统，系统内部通过转换接入FPGA，FPGA内部时间与外部标准时钟源的时钟信号进行同步。
为确保标定时间的准确性，同步前信号需要进行绝对与相对稳定性的判断，利用高稳恒温晶振经过PLL倍频后对输入信号的周期进行计数，相对稳定性判断三次前后秒之间的偏差不应大于±2μs，绝对稳定性判断输入信号的每周期计数值理论转换后的时间与1s偏差不大于1ms。两者都满足的情况下，FPGA时间去同步外部输入时间信号。由于外部GPS/北斗时钟源的信号具有长期稳定性高，而短期抖动偏差大的特点，为了保证同步的稳定性，对标准时钟源输出的正常时钟信号进行限幅消抖滤波去抖动，秒沿同步精度可达到±0.1μs。
步骤三中同步后的内部时间信号的“秒”信号由高稳恒温晶振经过PLL倍频后的时钟计数器产生，对内部“秒”计数值采用均分算法，产生分辨率为0.1μs的时间源。
通过改进算法，使其引进的误差不大于1个计数时钟周期，这样整个系统时标的误差典型值不大于0.2μs。
步骤四中测试网口接收模块进行时间标定的具体实现过程：FPGA的测试网口接收模块通过MII/RMII总线接收网络报文，当检测到网络报文的同步前导码符合要求时，测试网口接收模块同步产生锁存信号给时间戳产生模块，锁存当前时间，将锁存的时间存入时间戳寄存器形成时间戳；接收过程中，根据配置的过滤条件与接收的网络报文进行比对，如果符合过滤条件且接收报文格式与校验都无误，从时间戳产生模块取出时间戳插入网络报文，按配置方式重构报文，并将该网络报文写入测试网口接收缓冲区。
步骤四中测试网口发送模块进行时间标定的具体实现过程：FPGA的测试网口发送模块通过MII/RMII总线发送测试报文，当发送完测试报文的同步前导码后，测试网口发送模块同步产生锁存信号给时间戳产生模块，锁存当前发送时间，将锁存的时间戳插入正在发送测试报文的相应位置。
本发明通过FPGA对网络报文过滤后进行时间标定，具有如下特点：
(1)报文标定时间精度高，精度达到亚微秒级，可以对合并单元采样值发布离散性、智能终端GOOSE变位时间、MMS通讯等网络通讯时间相关性能进行测试；
(2)可以对接收和发送报文都进行时间标定，对智能变电站交换机存储转发时延等相关性能进行测试；
(3)接收网络报文可以灵活的针对各个特征进行靶向过滤，自动将报文分类，减轻软件压力，提高系统效率；
(4)时间标定方式灵活，可以通过设置选择时标的位置和报文的重构形式，接口通用，方便软件开发；
(5)采用高稳恒温晶振，对环境温度变化不敏感，时标可以保持较高的准确度。由于可以对智能变电站以及所有需要对网络通讯有时间要求(大于μs级)的场合进行测试，有很好的经济性和兼容性。
附图说明
图1是本发明的系统架构框图；
图2是FPGA模块框图；
图3是时间戳产生模块工作流程图；
图4是本发明网络报文接收流程图。
具体实施方式
基于FPGA的网口高精度时间标定方法，包括如下步骤：
步骤一、FPGA的通讯网口接收模块接收系统软件发送的配置命令并由配置报文接收处理模块进行解析，更新测试网口接收模块的过滤条件，配置时间标定方式并设置PHY芯片的工作模式；
步骤二、FPGA接收外部标准时钟源的标准时间信号，采用跟踪策略与标准时间信号进行同步；
步骤三、对与标准时间信号同步后的内部时间信号采用均分算法，对每一秒内部时间信号进行处理，产生标定时间源；
步骤四、一类报文由外界传入测试网口接收模块，符合过滤条件的报文按照配置的时间标定方式进行时间标定后直接经接收及测试帧发送模块转发至通讯网口发送缓冲区由上位机进行统计分析；另一类报文由接收及测试帧发送模块自行产生并发送至测试网口发送缓冲区，测试网口发送缓冲区显示非空时，测试网口发送模块读取测试网口发送缓冲区中的报文进行发送并在发送时对报文进行时间标定，然后由被测设备转发至测试网口接收模块对符合过滤条件的报文按照配置的时间标定方式再次进行时间标定后写入测试网口接收缓冲区，接收及测试帧发送模块对测试报文的时间信息直接进行统计分析，算出同一标号报文的时间差并将统计结果通过通讯网口发送缓冲区进行上报。
FPGA配置报文接收处理的工作流程：
(1)通讯网口接收模块和通讯网口接收缓冲区负责接收系统软件的配置命令；
(2)配置报文接收处理模块解析上位软件下发的配置命令，并根据具体命令配置相关模块，基本的配置命令包括：对PHY芯片的工作模式进行配置、对测试网口接收模块的数据过滤条件进行配置、对接收及发送测试帧模块进行配置；
(3)配置报文接收处理模块解析PHY芯片配置命令后配置PHY芯片的工作模式，系统板卡使用的PHY芯片为TI公司的DP83849IF，支持SMII方式(单时钟模式)，可以通过MDC/MDIO管理总线配置芯片工作在该模式下，使得FPGA与PHY的工作同步；
(4)配置报文接收处理模块解析靶向过滤配置帧后配置对应网口的过滤数据和时间戳的标定方式。传递方式采用调用FPGA内部块存储器(BRAM)的形式，将BRAM配置为双口RAM，将需要过滤的源MAC、目的MAC、以太网类型、IP地址、IP类型、SVID、GOID、DataSet等字段写入双口RAM中特定的地址，每个网口可以根据需要存储16种不同的过滤条件，对不同的帧进行分别过滤，过滤条件可以灵活组合配置。同时将时间标定方式和数据过滤条件使能控制写入控制寄存器，测试网口接收模块检测到更新时直接读取双口RAM中的参数；
(5)配置报文接收处理模块将接收数据帧形式以及测试帧数据传输给接收及测试帧发送模块。发送配置方面，配置测试帧发送的相关参数，包括测试帧种类、内容、长度、流量以及标定时间的偏移位置。此外，配置报文接收处理模块根据配置内容触发测试帧发送，写入测试网口发送缓冲区。接收配置方面，对于网口标定时标后的接收数据帧有两种处理方式，一种是将带时间戳的数据帧直接转发给系统软件分析处理，控制写入通讯网口发送缓冲区，比如说IEC61850-9-2或GOOSE帧。另一种对于设备发出的测试帧，流量可能达到线速，系统软件无法进行快速分析，对测试帧时延、延时抖动以及流量等相关的测试指标由FPGA进行分析，分析完成后将结果组帧写入通讯网口发送缓冲区。这两种方式根据配置命令进行选择。
步骤四测试网口接收模块进行时间标定的具体实现过程：
(1)检测到PHY芯片接收有效信号(RX_DV)的上升沿后程序进入接收同步前导码状态，接收MII/RMII总线上的数据，并移入16x4bit的移位寄存器；
(2)验证报文同步前导码，在接收计数器计数小于16的情况下，当检测到移位寄存器中的数据出现64’h5555_5555_5555_555d时，通过验证，进入以太网数据接收状态并同步产生时间戳锁存信号；
(3)接收报文数据，在移位寄存器中的数据为相应的过滤字段时读取配置BRAM中的信息，将BRAM输出的数据与移位寄存器中的数据进行比较，检查是否相符，如果不相符，则该报文无法通过靶向过滤；当所有过滤字段通过验证后，检测RX_DV信号的下降沿；
(4)检测到PHY芯片RX_DV信号的下降沿后，对报文数据的最后四个字节进行CRC校验，读取配置控制寄存器中的时间标定方式，将时间戳寄存器中的时刻取出，按照配置方式重新组帧，将重构帧写入接收缓冲区。
时间戳产生功能模块主要包括时间同步模块和标定时间源产生模块，其工作流程如下：
(1)时间同步模块接收外部时钟源标准信号，一般是IRIG-B码或秒脉冲，该模块判断如果输入是IRIG-B码信号，则通过解析IRIG-B码得出秒以上时间和秒脉冲，秒脉冲输入给同步程序；如果外部输入是秒脉冲则秒以上时间直接取系统时间，秒脉冲输入给同步程序；
(2)同步程序同步秒脉冲时需要对其进行绝对与相对稳定性的判断，利用高稳恒温晶振经过PLL倍频后的时钟对输入信号的周期进行计数，相对稳定性判断连续三次秒计数值之间的偏差不应大于±2μs，绝对稳定性判断输入信号的每周期计数值理论转换后的时间与1s的偏差不大于1ms。两者都满足的情况下，对外部秒脉冲进行限幅消抖滤波，FPGA内部秒脉冲与外部输入秒脉冲同步。
(3)同步程序计算内外部秒脉冲的偏差Δ，用高稳恒温晶振经过PLL倍频后的时钟100MHz的计数器来表示，根据计数器的值来判别当前内外部秒脉冲的偏离情况。当|Δ|≥100μs时，直接将偏差Δ的值赋给调整步长，则内部秒下一步的同步值调整为(C外±Δ)(其中C外为外部秒脉冲的计数值)；当10μs≤|Δ|≤100μs时，将10μs对应的计数值赋给调整步长，则内部秒下一步的同步值调整为(C外±C10μs)。当1μs≤|Δ|≤10μs时，将1μs对应的计数值赋给调整步长，则内部秒下一步的同步值调整为(C外±C1μs)；当0.03μs≤|Δ|≤1μs时，将0.03μs对应的计数值赋给调整步长，则内部秒下一步的同步值调整为(C外±C0.03μs)；当|Δ|≤0.03μs时，将Δ对应的计数值赋给调整步长，则内部秒下一步的同步值调整为(C外±Δ)。高稳恒温晶振的短期稳定性偏差很小，可以达到0.1ppb，短时间的变化忽略不计，同步过程中带来的偏差主要是由于GPS或北斗信号短时抖动造成的，这种跟踪策略可以较好的抑制外部抖动造成内部同步秒不稳定的情况。同步完成后，将跟踪后的秒脉冲与秒计数值输出给标定时间源产生模块。
(4)标定时间源产生模块中的时间均分处理程序，将秒计数值均分成107份，产生0.1μs分辨率的时间，调用均分算法，可以使得每一秒内均分的时间最大只相差1个时钟周期(即10ns)。在内部秒脉冲产生的时刻，将秒以上的时间与秒以下时间进行同步，就产生了标定的时间源。
(5)当测试网口接收模块产生的时间锁存上升沿信号达到标定时间源产生模块时，即将当前时间锁存入时间戳寄存器。为了提高时间戳的精度，还需要对信号在线路上的传输延迟进行测量并补偿。将测量后的传输延迟以宏定义的方式写入程序。

Claims (3)

1.基于FPGA的网口高精度时间标定方法，其特征在于包括如下步骤：
步骤一、FPGA的通讯网口接收模块接收系统软件发送的配置命令并由配置报文接收处理模块进行解析，更新测试网口接收模块的过滤条件，配置时间标定方式并设置PHY芯片的工作模式；
配置命令经通讯网口接收模块写入通讯网口接收缓冲区，然后传入配置命令接收处理模块进行解析，解析后将PHY工作模式信息下发给PHY初始化及设置模块，将配置过滤数据和时间戳方式信息下发给测试网口接收模块，将配置统计接收报文与发送测试报文参数下发给接收及测试帧发送模块；
步骤二、FPGA接收外部标准时钟源的标准时间信号，采用跟踪策略与标准时间信号进行同步；
步骤三、对与标准时间信号同步后的内部时间信号采用均分算法，对每一秒内部时间信号进行处理，产生标定时间源；
步骤四、一类报文由外界传入测试网口接收模块，符合过滤条件的报文按照配置的时间标定方式进行时间标定后直接经接收及测试帧发送模块转发至通讯网口发送缓冲区由上位机进行统计分析；另一类报文由接收及测试帧发送模块自行产生并发送至测试网口发送缓冲区，测试网口发送缓冲区显示非空时，测试网口发送模块读取测试网口发送缓冲区中的报文进行发送并在发送时对报文进行时间标定，然后由被测设备转发至测试网口接收模块对符合过滤条件的报文按照配置的时间标定方式再次进行时间标定后写入测试网口接收缓冲区，接收及测试帧发送模块对测试报文的时间信息直接进行统计分析，算出同一标号报文的时间差并将统计结果通过通讯网口发送缓冲区进行上报；
测试网口接收模块进行时间标定的具体实现过程：FPGA的测试网口接收模块通过MII/RMII总线接收网络报文，当检测到网络报文的同步前导码符合要求时，测试网口接收模块同步产生锁存信号给时间戳产生模块，锁存当前时间，将锁存的时间存入时间戳寄存器形成时间戳；接收过程中，根据配置的过滤条件与接收的网络报文进行比对，如果符合过滤条件且接收报文格式与校验都无误，从时间戳产生模块取出时间戳插入网络报文，按配置方式重构报文，并将该网络报文写入测试网口接收缓冲区；
测试网口发送模块进行时间标定的具体实现过程：FPGA的测试网口发送模块通过MII/RMII总线发送测试报文，当发送完测试报文的同步前导码后，测试网口发送模块同步产生锁存信号给时间戳产生模块，锁存当前发送时间，将锁存的时间戳插入正在发送测试报文的相应位置。
2.根据权利要求1所述的基于FPGA的网口高精度时间标定方法，其特征在于：步骤二中外部标准时钟源的时钟信号通过GPS或北斗系统授时后时钟信号可以以IRIG-B码或秒脉冲的形式通过光信号或485电信号方式接入系统，系统内部通过转换接入FPGA，FPGA内部时间与外部标准时钟源的时钟信号进行同步。
3.根据权利要求1所述的基于FPGA的网口高精度时间标定方法，其特征在于：步骤三中同步后的内部时间信号的“秒”信号由高稳恒温晶振经过PLL倍频后的时钟计数器产生，对内部“秒”计数值采用均分算法，产生分辨率为0.1μs的时间源。
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