CN105337610A - 延迟锁定回路 - Google Patents

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Abstract

一种延迟锁定回路，包括：延迟单元、去除单元、控制单元。延迟单元具有延迟系数，并根据该延迟系数对第一频率信号进行延迟，产生第二频率信号。去除单元对第三频率信号进行延迟，产生第四频率信号。相位检测单元与该延迟单元以及该去除单元相耦合。相位检测单元根据该第二频率信号及该第四频率信号的相位差，产生指示信号。控制单元与该相位检测单元相耦合。控制单元根据该指示信号调整该延迟系数。其中该控制单元检测该指示信号维持在第一电位的持续时间，当该持续时间未达到预设值并且该指示信号为第二电位时，该控制单元增加该延迟系数，当该持续时间达到该预设值并且该指示信号为该第二电位时，该控制单元减少该延迟系数。

Description

延迟锁定回路
技术领域
本发明涉及一种电子电路，特别涉及一种延迟锁定回路。
背景技术
随着科技的进步，整合在同一集成电路中的电路愈来愈多。集成电路里的每一电路根据一个频率信号而进行操作。然而，频率信号很容易受到制作工艺或温度的影响。当频率信号发生偏移时，将造成集成电路无法正常工作。
发明内容
有鉴于此，本发明的目的是提供一种延迟锁定回路，包括：延迟单元、去除单元、控制单元。延迟单元具有延迟系数，并根据该延迟系数对第一频率信号进行延迟，产生第二频率信号。去除单元对第三频率信号进行延迟，产生第四频率信号。相位检测单元与该延迟单元以及该去除单元相耦合。相位检测单元根据该第二频率信号及该第四频率信号的相位差，产生指示信号。控制单元与该相位检测单元相耦合。控制单元根据该指示信号调整该延迟系数。其中该控制单元检测该指示信号维持在第一电位的持续时间，当该持续时间未达到预设值并且该指示信号为第二电位时，该控制单元增加该延迟系数，当该持续时间达到该预设值并且该指示信号为该第二电位时，该控制单元减少该延迟系数。
使用本发明提供的延迟锁定回路，可以去除掉延迟单元自身无法消除的初始延迟时间(initialdelay)，得到更精确的延迟效果；并且在一些应用中，与现有技术相比，本发明可以用更少的电路获得相同或者更大的延迟，从而节省电路面积和功耗。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1A及图1B为本发明的延迟锁定回路的实施例；
图2A为本发明延迟电路的实施例；
图2B为本发明的延迟单元的实施例；
图2C为本发明的去除单元的一个实施例；
图3A为本发明的图1B所示的延迟锁定回路的状态示意图；
图3B至图3D为图1B的延迟锁定回路的时序图；
图4A及图4B为本发明的延迟锁定回路的实施例；
图5为图4B所示的确认单元的一个实施例；
图6A为图4A所示的延迟锁定回路的状态示意图；
图6B为图4A所示的延迟锁定回路的时序示意图；
图7A及图7B为本发明的延迟锁定回路的实施例；
图8A为图7A所示的延迟锁定回路的状态示意图；
图8B至图8D为图7A所示的延迟锁定回路的时序示意图；
图9A及图9B为本发明的延迟锁定回路的实施例；
图10A为图9A所示的延迟锁定回路的状态示意图；
图10B与图10C为图9A所示的延迟锁定回路的时序示意图。
具体实施方式
图1A为本发明的延迟锁定回路的一个实施例。如图所示，延迟锁定回路100A包括延迟单元110、去除单元120、相位检测单元130以及控制单元140。延迟单元110具有延迟系数，并根据该延迟系数对第一频率信号进行延迟，产生第二频率信号。在本实施例中，延迟单元110对输入频率信号CLKIN进行延迟，产生频率信号CLKDL。本发明并不限定延迟单元110的内部电路架构。只要具有可程序化延迟功能的电路均可作为延迟单元110。
频率信号CLKDL与输入频率信号CLKIN之间的延迟时间由延迟单元110的延迟系数所决定。举例而言，当延迟系数愈大时，频率信号CLKDL与输入频率信号CLKIN之间的延迟时间愈长。相反地，当延迟系数愈小时，频率信号CLKDL与输入频率信号CLKIN之间的延迟时间愈短。理想上，当延迟系数为最小值时，如0时，频率信号CLKDL与输入频率信号CLKIN之间的延迟时间应该等于0，但实际上，当延迟系数为最小值时，如0时，频率信号CLKDL与输入频率信号CLKIN之间具有初始延迟时间(initialdelay)，如200皮秒(picosecond)。
为了去除延迟单元110的初始延迟时间，去除单元120对第三频率信号进行延迟，产生第四频率信号。在本实施例中，去除单元120对输入频率信号CLKIN进行延迟，产生频率信号CLKREF。输入频率信号CLKIN与频率信号CLKREF之间的延迟时间固定等于初始延迟时间。本发明并不限定去除单元120的内部电路架构。任何具有固定延迟时间的电路均可作为去除单元120。
相位检测单元130根据频率信号CLKDL与CLKREF的相位差，产生指示信号UP。在一个实施例中，当频率信号CLKDL的上升边缘领先频率信号CLKREF的上升边缘时，指示信号UP为第一电位，如高电位。当频率信号CLKDL的上升边缘落后频率信号CLKREF的上升边缘时，指示信号UP为第二电位，如低电位。在其它实施例中，相位检测单元130比较频率信号CLKDL的下降边缘与频率信号CLKREF的上升边缘。在一些实施例中，指示信号UP的起始默认电位为第一电位。
控制单元140根据指示信号UP调整延迟单元110的延迟系数。举例而言，当指示信号UP为第一电位时，控制单元140增加延迟单元110的延迟系数。当指示信号UP为第二电位时，控制单元140减少延迟单元110的延迟系数。在本实施例中，控制单元140为低通滤波器(LPF)141，但并非用以限制本发明。在其它实施例中，任何可根据指示信号调整延迟单元110的延迟系数的电路，均可作为控制单元140。
图1B为本发明的延迟锁定回路的另一个实施例。图1B与图1A相似，不同之处在于图1B的延迟锁定回路100B还包括缓冲单元150，缓冲单元150包括缓冲器151以及反相器152。缓冲器151对输入频率信号CLKIN进行缓冲，用以产生缓冲频率信号CLK1。延迟单元110对缓冲频率信号CLK1进行延迟，产生频率信号CLKDL。另外，反相器152对输入频率信号CLKIN进行反相，产生缓冲频率信号CLK2。去除单元120对频率信号CLK2进行延迟，产生频率信号CLKREF。
在本实施例中，当频率信号CLKDL的上升边缘领先频率信号CLKREF的下降边缘时，指示信号UP等于第一电位。因此，控制单元140增加延迟单元110的延迟系数。当频率信号CLKDL的上升边缘落后频率信号CLKREF的下降边缘时，指示信号UP等于第二电位。因此，控制单元140减少延迟单元110的延迟系数。
在另一个实施例中，如上述图1A和图1B的延迟锁定回路100A与100B中，在进行初始化时，将延迟系数设置为最小值，如0。此时，若相位检测单元130检测到频率信号CLKDL的上升边缘领先频率信号CLKREF的上升边缘时，则延迟单元110的初始延迟时间更短，需要将其调整长，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。这时，相位检测单元130给出的指示信号UP为第一电位，如1。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。在另一种情况下，在进行初始化时，将延迟系数设置为最小值，如0时，若相位检测单元130检测到频率信号CLKDL的上升边缘落后频率信号CLKREF的上升边缘时，则延迟单元110的初始延迟时间更长，需要将其调整短，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。但是，由于延迟系数已经为最小值，不能再调整得更小，所以仍然将延迟系数调整得更大，使频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘在下一个周期中同步。所以，相位检测单元130给出的指示信号UP仍然为第一电位，如1。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。也就是说，不管相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘谁领先，都将指示信号UP设置为第一电位，如1，并使延迟单元110不断对信号进行延迟，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。
图2A为延迟单元的一个实施例。如图所示，延迟单元110具有延迟电路210～2n0以及多工器200。延迟电路210～2n0串联在一起。每一级的延迟电路对上一级的延迟电路的输出信号进行延迟，用以产生延迟信号传给下一级的延迟电路。在本实施例中，第一级的延迟电路210延迟图1A中的频率信号CLKIN或是图1B中的频率信号CLK1，并将延迟结果提供给延迟电路220。
本发明并不限定延迟电路210～2n0的内部电路架构。在一个实施例中，延迟电路210～2n0中的每一个的电路与图2C所示的延迟电路210相同。在本实施例中，多工器200根据延迟系数选择并输出相对应的延迟信号。多工器200的输出信号作为频率信号CLKDL。举例而言，当延迟系数为初始延迟时间的最小值时，如0时，多工器200选择延迟电路210所产生的延迟信号。当延迟系数为最大值时，多工器200选择延迟电路2n0所产生的延迟信号。
图2B为本发明的去除单元的一个实施例。如图所示，去除单元120包括延迟电路210、延迟电路220以及多工器200。在一个实施例中，延迟电路210与220的内部架构与图2C的延迟电路210相同。多工器200的内部结构与图2B中的多工器200相同。延迟电路210对图1A中的频率信号CLKIN或是图1B中的频率信号CLK2进行延迟，并传送给多工器200，由多工器200输出频率信号CLKREF。从图2A和图2B中可以看出，去除单元120的结构与延迟单元110在延迟系数最小时，如0时，的电路结构是一样的，仅有延迟电路210对信号进行延迟，并由多工器200选择延迟电路210的输出做出输出频率信号CLKREF。在本实施例中，延迟电路220与延迟电路210串联，延迟电路220与多工器200都作为延迟电路210的负载，以保证图2B中的延迟电路210能够产生与图2A中的延迟电路210一样的延迟。
图2C为本发明的延迟电路的一个实施例。延迟单元110具有多个延迟电路210，这些延迟电路以串联方式连接。为方便说明，图2C仅显示延迟电路210。延迟电路210由延迟组DL1～DL2组成，但并非用以限制本发明。在其它实施例中，延迟电路210具有其它数量的延迟组。由于延迟组DL1～DL2的电路架构相似，故以下仅说明延迟组DL1。
延迟组DL1包括P型晶体管P1、N型晶体管N1、多个上拉晶体管以及多个下拉晶体管。为方便说明，图2C仅显示上拉晶体管PH1～PH3以及下拉晶体管NL1～NL3。上拉晶体管PH1～PH3彼此并联。上拉晶体管PH1～PH3的漏极耦接P型晶体管P1的源极。上拉晶体管PH1～PH3的源极耦接电压源PW。上拉晶体管PH1～PH3的栅极分别接收控制信号DP1～DP3。在本实施例中，控制信号DP1～DP3与延迟单元110的延迟系数有关。在一个实施例中，延迟电路210更具有编码器(未显示)。编码器根据延迟系数产生相对应的控制信号DP1～DP3，以使上拉晶体管PH1～PH3导通或不导通。当延迟系数为最小值时，如0时，上拉晶体管PH1～PH3全被导通。当延迟系数为最大值时，上拉晶体管PH1～PH3中的一个被导通，其它均不被导通。
下拉晶体管NL1～NL3彼此并联。下拉晶体管NL1～NL3的漏极耦接N型晶体管N1的源极。下拉晶体管NL1～NL3的源极接收接地电压GND。下拉晶体管NL1～NL3的栅极分别接收控制信号DN1～DN3。在本实施例中，控制信号DN1～DN3与控制信号DP1～DP3为反相信号。因此，被开启的上拉晶体管的数量等于被开启的下拉晶体管的数量。举例而言，当控制信号DP1～DP3分别为001时，则控制信号DN1～DN3为110。此时，上拉晶体管PH1～PH2与下拉晶体管NL1～NL2被导通。在本实施例中，DL1与DL2都是反相器，两个反相器串联对信号起到延迟的作用，其中通过控制信号DN1～DN3与控制信号DP1～DP3来调整延迟系数。
在本实施例中，P型晶体管P1与N型晶体管N1串联在一起，构成反相单元INV1。反相单元INV1的输入端可接收图1A的输入频率信号CLKIN或是图1B的频率信号CLK1。在本实施例中，延迟电路DL2的P型晶体管P2与N型晶体管N2构成另一反相单元INV2。反相单元INV2的输入端耦接反相单元INV1的输出端。反相单元INV2的输出端输出频率信号CLKDL。
在本实施例中，当图1A的输入频率信号CLKIN或是图1B的频率信号CLK1为0时，则P1导通，N1截止，由晶体管PH1～PH3根据控制信号DP1～DP3对输入信号进行延迟。并将输入信号上拉为1输出；当图1A的输入频率信号CLKIN或是图1B的频率信号CLK1为1时，则P1截止，N1导通，由晶体管NL1～NL3根据控制信号DN1～DN3对输入信号进行延迟，并将输入信号下拉为0输出。在延迟系数为零时，可将DP1～DP3设置为000，则DN1～DN3为111。
图3A为本发明的图1B所示的延迟锁定回路100B的状态示意图。首先，在状态310中，延迟锁定回路100B进入初始化状态，延迟单元110的延迟系数setting被重置为初始值。在一个实施例中，指示信号UP的电位为一预设值，如电位V1。在状态320中，相位检测单元130根据频率信号CLKREF对频率信号CLKDL进行取样。在一个实施例中，相位检测单元130判断频率信号CLKDL的电位。
当频率信号CLKREF的上升边缘所对应到的频率信号CLKDL的电位为电位V4时，指示信号UP被设定成电位V2，因此，控制单元140减少延迟单元110的延迟系数setting。延迟单元110根据减少后的延迟系数setting延迟频率信号CLKDL，并进入状态320。当频率信号CLKREF的上升边缘所对应到的频率信号CLKDL为电位V3时，指示信号UP维持在电位V1，因此，控制单元140增加延迟单元110的延迟系数setting。延迟单元110根据增加后的延迟系数setting延迟频率信号CLKDL，并进入状态320。
在另一个实施例中，如上述图1A和图1B的延迟锁定回路100A与100B中，在进行初始化时，将延迟系数设置为最小值，如0。此时，若相位检测单元130检测到频率信号CLKDL的上升边缘领先频率信号CLKREF的上升边缘时，则延迟单元110的初始延迟时间更短，需要将其调整长，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。这时，相位检测单元130给出的指示信号UP为第一电位，如1。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。在另一种情况下，在进行初始化时，将延迟系数设置为最小值，如0时，若相位检测单元130检测到频率信号CLKDL的上升边缘落后频率信号CLKREF的上升边缘时，则延迟单元110的初始延迟时间更长，需要将其调整短，以便与去除单元120产生的延迟时间相等，从而去除初始延迟时间。但是，由于延迟系数已经为最小值，不能再调整得更小，所以仍然将延迟系数调整得更大，使频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘在下一个周期中同步。所以，相位检测单元130给出的指示信号UP仍然为第一电位，如1。控制单元140根据该指示信号增加延迟单元110的延迟系数，从而延迟单元110的延迟时间变长，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。从而延迟单元110与去除单元120的延迟是一致的，即可去除该初始延迟，延迟锁定回路100A与100B完成初始化过程。也就是说，不管相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘谁领先，都将指示信号UP设置为第一电位，如1，并使延迟单元110不断对信号进行延迟，直到相位检测单元130检测到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘同步时，则指示信号UP变为第二电位，如0。
图3B～3D为图1B的延迟锁定回路的时序图。在图3B中，假设，一开始的频率信号CLKDL的下降边缘与频率信号CLKREF的上升边缘对齐。此时，指示信号UP为一预设值，如电位V1。因此，控制单元140增加延迟系数setting，使得频率信号CLKDL的下降边缘比频率信号CLKREF的上升边缘落后，如图3C所示。
在图3C中，由于频率信号CLKREF的上升边缘对应到的频率信号CLKDL的电位为电位V3，所以指示信号UP维持在电位V1，控制单元140继续增加延迟系数setting。在图3D中，由于频率信号CLKREF的上升边缘对应到的频率信号CLKDL的电位为电位V4，故指示信号UP改变成电位V2，控制单元140减少延迟系数setting，直到频率信号CLKDL的上升边缘与频率信号CLKREF的上升边缘对齐。此时，完成初始化过程。
图4A为本发明的延迟锁定回路的另一实施例。图4A与图1B相似，不同之处在于图4A的控制单元440A检测指示信号UP0维持在电位V1的持续时间。当持续时间未达到预设值时，即使指示信号UP0为电位V2，控制单元440A仍增加延迟系数。然而，当持续时间达到预设值时，则控制单元440A根据指示信号UP0调整延迟系数。
在一个实施例中，图4A的延迟单元410、去除单元420、相位检测单元430、缓冲单元450与图1B的延迟单元110、去除单元120、相位检测单元130以及缓冲单元150相似，故不再赘述。在本实施例中，控制单元440A包括确认单元441A以及低通滤波器442A。
确认单元441A耦接在相位检测单元430与低通滤波器442A之间，用以判断指示信号UP0维持在电位V1的持续时间是否达到预设值，并根据判断结果产生控制信号UP1。举例而言，当指示信号UP0维持在电位V1的持续时间未达到预设值时，确认单元441A令控制信号UP1等于电位V1。当指示信号UP0维持在电位V1的持续时间达到预设值时，确认单元441A将指示信号UP0作为控制信号UP1。
低通滤波器442A根据控制信号UP1调整延迟单元410的延迟系数。举例而言，当控制信号UP1为电位V1，令低通滤波器442A增加延迟单元410的延迟系数。当指示信号UP1为电位V0时，低通滤波器442A减少延迟单元410的延迟系数。
图4B为本发明的延迟锁定回路的其它实施例。图4B与图4A相似，不同之处在于低通滤波器442B耦接在相位检测单元430与延迟单元410之间。在本实施例中，图4B中的延迟单元410、去除单元420、相位检测单元430、缓冲单元450与图1B的延迟单元110、去除单元120、相位检测单元130以及缓冲单元150相似，故不再赘述。
在本实施例中，确认单元441B判断指示信号UP维持在电位V1的持续时间是否达到预设值，并根据判断结果产生一控制信号SC。低通滤波器442B根据控制信号SC，决定是否依指示信号UP调整延迟单元410的延迟系数。举例而言，当指示信号UP维持在电位V1的持续时间未达到预设值时，不论指示信号UP为电位V1或V2，低通滤波器442B增加延迟单元410的延迟系数。当指示信号UP维持在电位V1的持续时间达到预设值时，低通滤波器442B根据指示信号UP的电位调整延迟单元410的延迟系数。
在图4A的延迟锁定回路400A中，当最开始初始化时，由于刚刚上电，相位检测单元430可能首先给出一个错误的指示信号UP0。为了避免这个错误的指示信号UP0影响后续的调整结果，使用441A的确认单元来判断指示信号UP0在某一电位的持续时间，若持续时间达到预设值，则认为这个指示信号UP0是正确的，从而沿用这个指示信号UP0来进行后续的调整，也就是使UP1＝UP0。若持续时间未达到预设值，则认为这个指示信号UP0是错误的，这时，使UP1为1，从而使延迟单元410的延迟系数增加，由相位检测单元430继续进行检测，直到指示信号UP0在某一电位的持续时间达到预设值，然后沿用这个指示信号UP0继续进行调整。在图4B中由确认单元441B来完成持续时间是否达到预设值的判断。
图5为图4B所示的确认单元441B的一个实施例。如图所示，确认单元441B包括D型正反器511～514以及逻辑门521～523，但并非用以限制本发明。在其它实施例中，任何可判断指示信号UP的电位持续时间的电路均可作为确认单元441B。另外，在一些实施中，确认单元441B具有其它数量的D型正反器。
在本实施例中，D型正反器511～514串联在一起，每一级的D型正反器的输入端D接收上一级的D型正反器的输出信号，其中第一级的D型正反器511的输入端D接收指示信号UP。D型正反器511～514的设定端S耦接逻辑门523的输出端。D型正反器511～514的频率端CK接收频率信号CLK，其重置端R接收重置信号RES。
逻辑门521为反相器，用以对指示信号UP进行反相，并将反相结果提供给逻辑门522。逻辑门522为与非门(NANDgate)。逻辑门523为与门(ANDgate)，并接收D型正反器511～514的输出信号。
当指示信号UP为电位V1的持续时间未达到预设值时，D型正反器511～514中的至少一个的输出信号为低电位。因此，逻辑门523输出低电位，使得控制信号SC为高电位。此时，低通滤波器442B增加延迟单元410的延迟系数。然而，当指示信号UP为电位V1的持续时间达到预设值时，D型正反器511～514的输出信号均为高电位。因此，逻辑门523输出高电位。此时，控制信号SC的电位与指示信号UP相同。当指示信号UP为电位V1时，控制信号SC的电位也等于电位V1。因此，低通滤波器442B增加延迟单元410的延迟系数。当指示信号UP为电位V2时，控制信号SC的电位也等于电位V2。因此，低通滤波器442B减少延迟单元410的延迟系数，或者不再改变延迟单元410的延迟系数。另外，当D型正反器511～514均输出高电位时，逻辑门523禁能D型正反器511～514，用以停止判断指示信号UP为电位V1的持续时间。
图6A为图4A所示的延迟锁定回路400A的状态示意图。首先，在状态610中，延迟单元410的延迟系数setting被重置成一初始值，如0。此时，控制信号UP1为一预设值，如电位V1。在状态620时，判断指示信号UP0维持在电位V1的持续时间是否达到预设值。若否，在状态630中，在确认单元441A中将标记flag设定成0。在状态640中，控制信号UP1被设定在电位V1。因此，低通滤波器442A增加延迟单元410的延迟系数setting，并回到状态620。
当指示信号UP0维持在电位V1的持续时间达到预设值时，在状态650中，在确认单元441A中标记flag被设定成1。在状态660中，控制信号UP1等于指示信号UP0。此时，当控制信号UP1为电位V1时，低通滤波器442A增加延迟单元410的延迟系数setting。当控制信号UP1为电位V2时，低通滤波器442A减少延迟单元410的延迟系数setting。
图6B为图4A所示的延迟锁定回路400A的时序示意图。由于频率信号CLKDL的上升边缘672在频率信号CLKREF的上升边缘671之前，故指示信号UP0为电位V1。此时，由于指示信号UP0维持在电位V1的持续时间尚未达到预设值，故在时间点t1，标记flag为0。因此，控制信号UP1为电位V1。低通滤波器442A增加延迟单元410的延迟系数setting。在时间点t2，指示信号UP0维持在电位V1的持续时间达到预设值，故标记flag为1。此时，控制信号UP1等于指示信号UP0。
图7A与图7B为本发明的延迟锁定回路的其它实施例。图7A与图1B相似，不同之处在于图7A的延迟锁定回路700A多了选择单元760A以及锁定单元770。由于图7A的延迟单元710、去除单元720、相位检测单元730、控制单元740和缓冲单元750与图1B的延迟单元110、去除单元120、相位检测单元130、控制单元140和缓冲单元150相似，故不再赘述。
在本实施例中，相较于延迟锁定回路100B，延迟锁定回路700A与700B可提供两倍的延迟时间。延迟锁定回路700A或700B只是用了一个延迟单元而达到了两个延迟单元能够达到的延迟效果。本发明延迟锁定回路700A与700B仅使用设计简单占用面积小的选择器和锁定单元来代替一个电路设计复杂，占用面积较大的延迟单元。所以，本发明延迟锁定回路700A与700B具有更明显的优势。如图7A所示，选择单元760A接收缓冲频率信号CLKD及CLKB，并根据锁定信号UPLOCK产生频率信号CLKD1与CLKB1。在一个实施例中，当锁定信号UPLOCK为第一状态时，选择单元760A将缓冲频率信号CLKD作为频率信号CLKD1，并将缓冲频率信号CLKB作为频率信号CLKB1。当锁定信号UPLOCK为第二状态时，选择单元760A将缓冲频率信号CLKB作为频率信号CLKD1，并将缓冲频率信号CLKD作为频率信号CLKB1。在本实施例中，选择单元760A是选择器761A，如多工器。
锁定单元770根据指示信号UP产生锁定信号UPLOCK。在一个实施例中，在初始化过程中，当指示信号UP变化为为电位V1时，例如当指示信号UP第一次从1变为0时，锁定信号UPLOCK为第一状态，如固定在电位V1，即，将指示信号UP锁定在0，之后，不管指示信号UP如何变化，锁定信号UPLOCK都将指示信号UP锁定在第一状态。当指示信号UP为电位V2时，锁定信号UPLOCK为第二状态，如固定在电位V2。
在一个实施例中，锁定信号UPLOCK的起始预设值为第一状态。因此，选择单元760A先将缓冲频率信号CLKD作为频率信号CLKD1。控制单元710根据指示信号UP调整延迟单元710的延迟系数。当频率信号CLKD1与CLKB2之间的延迟时间大约是频率信号CLKB2的半个周期时间时，锁定单元770将锁定信号UPLOCK设定成第二状态。选择单元760A改将缓冲频率信号CLKB作为频率信号CLKD1。控制单元710继续根据指示信号UP调整延迟单元710的延迟系数。此时，当延迟单元710的延迟系数为最大值时，频率信号CLKD1与CLKB2之间的延迟时间可达到频率信号CLKB2的一个周期时间。
相较于图1B，当延迟单元110的延迟系数为最大值时，频率信号CLKDL与CLKREF之间的延迟时间约为频率信号CLKREF的半个周期时间。在图7A中，虽然延迟单元710的内部架构与延迟单元110相同，但由于频率信号CLKD1与CLKB2之间的延迟时间可达到频率信号CLKB2的一个周期时间，故延迟锁定回路700A所提供的延迟时间为延迟锁定回路100B所提供的延迟时间的两倍。
在图7B中，选择模块760B包括选择器761B、缓冲器762以及反相器763。选择器761B根据锁定信号UPLOCK输出缓冲频率信号CLKD或CLKB。在一个实施例中，当锁定信号UPLOCK为第一状态时，选择器761B输出缓冲频率信号CLKD；锁定信号UPLOCK为第二状态时，选择器761B输出频率缓冲频率信号CLKB。缓冲器762对选择器761B的输出信号进行缓冲，用以产生频率信号CLKD1。反相器763对选择器761B的输出信号进行反相，用以产生频率信号CLKB1。
图8A为图7A所示的延迟锁定回路的状态示意图。首先，在状态810中，延迟单元710的延迟系数setting被重置成初始值，如0。此时，锁定信号UPLOCK为默认状态，如电位V1。因此，在状态820中，选择器761A将缓冲频率信号CLKD作为频率信号CLKD1，并将缓冲频率信号CLKB作为频率信号CLKB1。在状态830中，相位检测单元730判断频率信号CLKB2的上升边缘是否比频率信号CLKB2的上升边缘领先。若是，则增加延迟系数setting，并回到状态830。若否，则锁定信号UPLOCK的状态随着信号UP而改变，如电位V2。此时，选择器761A将缓冲频率信号CLKB作为频率信号CLKD1，并将缓冲频率信号CLKD作为频率信号CLKB1。然后，将延迟单元710的延迟系数setting重置成0，再回到状态830。这时，CLKD2相较于CLKB2仍然不断进行延迟，直到下一个周期时CLKD2与CLKB2上升边缘重叠为止。可以看出，在没有选择单元760A时，系统在CLKD2与CLKB2上升边缘第一次重叠时就不再对CLKD1进行延迟了，而在加入选择单元760A之后，可以在CLKD2与CLKB2上升边缘第二次重叠时才停止延迟，所以是将延迟时间增加为原来的两倍。
图8B～8D为图7A所示的延迟锁定回路的时序示意图。在图8B中，假设一开始频率信号CLKD2的下降边缘与频率信号CLKB2的上升边缘对齐。此时，指示信号UP为默认电位，如V1。因此，控制单元710增加延迟单元710的延迟系数。如第8C图所示，频率信号CLKD2的下降边缘落后频率信号CLKB2的上升边缘。
当频率信号CLKD2的上升边缘与频率信号CLKB2的上升边缘对齐时，指示信号UP由电位V1变化至电位V2。此时，延迟单元710的延迟系数setting重置成0，并且相位检测器730再次检测频率信号CLKD2与频率信号CLKB2之间的相位差。
图9A及图9B为本发明的延迟锁定回路的其它实施例。图9A与图7A相似，不同之处在于图9A中的延迟锁定回路900A不具有去除单元。在此例中，相位检测单元930检测频率信号CLKD2与CLKB1之间的相位差。举例而言，当频率信号CLKB1的上升边缘比频率信号CLKD2的下降边缘领先时，指示信号UP为第一电位。此时，锁定信号UPLOCK为第一状态，如电位固定在电位V1。因此，选择单元960A将缓冲频率信号CLKD作为频率信号CLKD1，并将缓冲频率信号CLKB作为频率信号CLKB1。当频率信号CLKB1的上升边缘与频率信号CLKD2的上升边缘对齐时，指示信号UP为第二电位。此时，锁定信号UPLOCK为第二状态，如电位固定在电位V2。因此，选择单元960A将缓冲频率信号CLKB作为频率信号CLKD1，并将缓冲频率信号CLKD作为频率信号CLKB1。在一个实施例中，当频率信号CLKB1的上升边缘与频率信号CLKD2的上升边缘对齐时，延迟单元910的延迟系数被重置成初始值。
由于图9A延迟单元910、相位检测单元930、控制单元940以及缓冲单元950与图1B中的延迟单元110、相位检测单元130、控制单元140以及缓冲单元150相似，故不再赘述。另外，图9A的选择单元960A与锁定单元970和图7A的选择单元760A与锁定单元770相似，故不再赘述。
图9B与图7B相似，不同之处在于图9B中的延迟锁定回路900B不具有去除单元。在此例中，相位检测单元930检测频率信号CLKD2与CLKB1之间的相位差。由于图9B延迟单元910、相位检测单元930、控制单元940以及缓冲单元950与图1B中的延迟单元110、相位检测单元130、控制单元140以及缓冲单元150相似，故不再赘述。另外，图9B的选择单元960B与锁定单元970和图7A的选择单元760B与锁定单元770相似，故不再赘述。
图10A为图9A所示的延迟锁定回路的状态示意图。首先，在状态1010中，延迟单元910的延迟系数setting被重置成0，并且锁定信号UPLOCK被设定成第一状态，如电位V1。因此，在状态1020中，选择单元960A将缓冲频率信号CLKD作为频率信号CLKD1，并将缓冲频率信号CLKB作为频率信号CLKB1。在状态1030中，相位检测单元930判断频率信号CLKD2的上升边缘是否比频率信号CLKB1的上升边缘领先。若是，控制单元940增加延迟系数setting，并回到状态1030。若否，选择单元960A将缓冲频率信号CLKD作为频率信号CLKB，并将缓冲频率信号CLKD作为频率信号CLKB1。在状态1040中，指示信号UP为电位V2，锁定信号UPLOCK被设定成第二状态，如电位V2，然后，再将延迟单元910的延迟系数setting重置成0，并回到状态1030中。
图10B与图10C为图9A所示的延迟锁定回路的时序示意图。在图10B中，由于频率信号CLKD2的上升边缘比频率信号CLKB1的上升边缘领先，因此，指示信号UP为电位V1，故控制单元940增加延迟单元910的延迟系数setting，直到指示信号UP为电位V2，其中符号CLKDD2表示被延迟的频率信号CLKD2。
在图10C中，当频率信号CLKD2的上升边缘与频率信号CLKB1的上升边缘对齐时，指示信号UP由电位V1变化至电位V2。此时，锁定信号由第一状态变化至第二状态，并且延迟单元910的延迟系数setting被重置成一初始值。
在本实施例中，图9A与图9B中的延迟单元910与图1B中的延迟单元110相同，但图9A与图9B所示的延迟锁定回路900A与900B的最大延迟时间是图1B中的延迟锁定回路100B的两倍。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇在一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

Claims (10)

1.一种延迟锁定回路，其特征在于，包括：
延迟单元，具有延迟系数，并根据该延迟系数对第一频率信号进行延迟，产生第二频率信号；
去除单元，对第三频率信号进行延迟，产生第四频率信号；
相位检测单元，与该延迟单元以及该去除单元相耦合，该相位检测单元根据该第二频率信号及该第四频率信号的相位差，产生指示信号；以及
控制单元，与该相位检测单元相耦合，该控制单元根据该指示信号调整该延迟系数，其中该控制单元检测该指示信号维持在第一电位的持续时间，当该持续时间未达到预设值并且该指示信号为第二电位时，该控制单元增加该延迟系数，当该持续时间达到该预设值并且该指示信号为该第二电位时，该控制单元减少该延迟系数。
2.根据权利要求1所述的延迟锁定回路，其特征在于，该控制单元包括：
确认单元，与该相位检测单元相耦接，该确认单元接收该指示信号，判断该持续时间是否达到该预设值，并产生该控制信号，以及
低通滤波器，与该确认单元以及该延迟单元相耦接，该低通滤波器根据控制信号UP1调整该延迟系数。
3.根据权利要求2所述的延迟锁定回路，其特征在于，当持续时间未达到该预设值时，该低通滤波器增加该延迟系数，当持续时间达到该预设值时，该低通滤波器根据该指示信号的电位调整该延迟系数。
4.根据权利要求2所述的延迟锁定回路，其特征在于，该确认单元至少包括：
第一D型正反器，接收该指示信号，并产生第一输出信号；
第二D型正反器，接收该第一输出信号，用以产生第二输出信号；
第一逻辑门，接收该第一输出信号及该第二输出信号，产生第三输出信号，其中当该第一输出信号及该第二输出信号均为该第一电位时，该第一逻辑门禁能该第一D型正反器及该第二D型正反器；
第二逻辑门，对该指示信号进行反相，产生第四输出信号；
第三逻辑门，根据该第三输出信号及该第四输出信号，产生该控制信号，其中当该第一输出信号及该第二输出信号中的至少一个不为该第一电位时，该低通滤波器根据该控制信号增加该延迟系数。
5.根据权利要求1所述的延迟锁定回路，其特征在于，该第一频率信号与该第三频率信号相同。
6.根据权利要求1所述的延迟锁定回路，其特征在于：
该低通滤波器根据该指示信号以及控制信号调整该延迟系数；以及
该确认单元接收该指示信号，并判断该持续时间是否达到该预设值，用以产生该控制信号。
7.根据权利要求1所述的延迟锁定回路，其特征在于，当该延迟系数等于初始值时，该第一频率信号与该第二频率信号之间具有初始延迟时间，该第三频率信号与该第四频率信号之间的延迟时间等于该初始延迟时间。
8.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元包括：
P型晶体管；
N型晶体管，串联该P型晶体管，该P型晶体管以及该N型晶体管构成第一反相单元；
多个上拉晶体管，该多个上拉晶体管彼此并联，并且该多个上拉晶体管的漏极耦接该P型晶体管的源极；以及
多个下拉晶体管，该多个下拉晶体管彼此并联，并且该多个下拉晶体管的漏极耦接该N型晶体管的源极，其中当该延迟系数等于该初始值时，该多个上拉晶体管以及该多个下拉晶体管均被导通。
9.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元还包括：
第一延迟电路，对该第一频率信号进行延迟，产生第一输出信号；
第二延迟电路，对该第一输出信号进行延迟，产生第二输出信号；以及
第一多工器，接收该第一输出信号及该第二输出信号，并根据该延迟系数，将该第一输出信号或该第二输出信号作为该第二频率信号。
10.根据权利要求9所述的延迟锁定回路，其特征在于，该去除单元包括：
第三延迟电路，延迟该第三频率信号，用以产生该第四频率信号；
第四延迟电路，串联该第三延迟电路；以及
第二多工器，与该第三延迟电路相耦合，其中该第三延迟电路与该第一延迟电路结构相同，该第四延迟电路与该第二延迟电路结构相同，该第二多工器与该第一多工器电路结构相同。
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