CN105319384A

CN105319384A - 一种基于fpga的自适应m/t测速系统

Info

Publication number: CN105319384A
Application number: CN201510540155.9A
Authority: CN
Inventors: 魏旭来; 张显亭; 刘兴中
Original assignee: Guizhou Aerospace Linquan Motor Co Ltd
Current assignee: Guizhou Aerospace Linquan Motor Co Ltd
Priority date: 2015-08-28
Filing date: 2015-08-28
Publication date: 2016-02-10
Anticipated expiration: 2035-08-28
Also published as: CN105319384B

Abstract

本发明提供了一种基于FPGA的自适应M/T测速系统，包括FPGA、旋变解码芯片和旋转变压器；所述FPGA输出的控制信号传到旋变解码芯片，所述旋变解码芯片将激磁信号传给旋转变压器；所述旋转变压器将采集的角度信号返回旋变解码芯片，经旋变解码芯片解码之后返回给FPGA。本发明低速时对信号脉冲的倍频处理使系统的低速测量精度更高，在不改变测速传感器分辨率的情况下，所能测量的最低转速可达0.2r/min；而高速时对信号脉冲的分频处理使得该算法能够在计算机字长不变且不溢出的情况下，测量更高的电机转速，保证高速下的测量精度；速度环的更新周期可以降低至400μs，在高性能伺服系统的应用中能够有效解决频率响应和超调量之间的矛盾，拓宽调速范围。

Description

一种基于FPGA的自适应M/T测速系统

技术领域

本发明涉及一种应用在位置伺服系统中在高、低速情况下保证测速精度的测量系统，具体涉及一种基于FPGA的自适应M/T测速系统。

背景技术

目前的测速技术主要有M法测速、T法测速、M/T法测速。

(1)M法测速是在一定的时间T内测取旋转编码器输出的脉冲个数M，用以计算这段时间的平均转速。高速时M较大量化误差较小，低速时误差增大，该方法仅适用高速段。

(2)T法测速是在两个相邻脉冲的间隔时间内，用一个计数器对已知频率的高频脉冲进行计数，由此计算转速，低速时误差较小，高速时量化误差增大，该方法仅适用于低速段。

(3)M/T测速法，把M法和T法结合起来，其既检测T时间间隔内旋转编码器输出脉冲个数M，又检测该时间间隔内高频时钟脉冲个数，其高速与低速测速性能均较好，是目前广泛应用的测速方法。

M/T测速原理及在高性能伺服系统中存在的问题，M/T测速法的原理图如图3所示，M/T测速法原理如下：

设传感器每转发出的脉冲数为P，在一个速度环更新周期内，传感器发出的脉冲数为ΔM＝M₂-M₁，高频脉冲数为ΔT＝T₂-T₁，其中MC为码盘脉冲计数器，并且在A脉冲的上升沿计数，T中的值是当A的上升沿到来时保存在高频脉冲计数器中的TC的计数值。如果高频脉TCLK的频率为f_TCLK则实际转速为：

n = \frac{\frac{Δ M}{P_{n}} \times 60}{Δ t} = \frac{Δ M \times 60 \times f_{T C L K}}{P_{n} \times Δ t}

由M/T测速的基本原理看出，如果提高高频脉冲频率f_TCLK可以提高低速时的测速精度，但是，对于32位计算机字长计数器，高频脉冲频率最高不能超过40MHz，否则会导致T计数器溢出，因此，其低速下的测量精度受限于高频脉冲频率。同样受限于计算机字长，在高速情况下，码盘的输出脉冲频率又不能过高，否则也会导致M计数器溢出。

这是传统的M/T测速方法主要存在的问题。对于高性能伺服系统，系统要求响应速度快，超调量小，稳定裕量大；通常会选择高速电机来缩短响应时间，在高速运行时如果测速传感器输出频率较高，其电机的最高转速将会受到限制；而为了减少系统超调并提高系统稳定性，又需要将电机轴速度控制在很低的一个范围内，电机的低速测量精度是至关重要的，其低速测量精度受限于高频脉冲频率。

发明内容

为解决上述技术问题，本发明提供了一种基于FPGA的自适应M/T测速系统，该基于FPGA的自适应M/T测速系统通过将系统需求的最低测量转速和最高测量转速分为许多段测速区间，通过一个速度监控模块实时监测当前的电机轴速度处于哪一个速度区间中，依据电机轴速度所处的区间，对测速传感器的输出脉冲进行相应的倍频或分频处理，提高了系统的测量精度。

本发明通过以下技术方案得以实现。

本发明提供的一种基于FPGA的自适应M/T测速系统，包括FPGA、旋变解码芯片和旋转变压器；所述FPGA输出的控制信号传到旋变解码芯片，所述旋变解码芯片将激磁信号传给旋转变压器；所述旋转变压器将采集的角度信号返回旋变解码芯片，经旋变解码芯片解码之后返回给FPGA。

所述FPGA包括光电编码器接口模块、系统控制模块、M/T测速模块和速度监控模块，光电编码器接口模块对接收的输入脉冲信号分别进行倍频和分频计数后存储在对应的倍频M寄存器和分频M寄存器中；

系统控制模块对系统高频脉冲进行计数并将结果存储在高频计数寄存器中，系统控制模块还输出对应的倍频/分频切换信号至M/T测速模块；

M/T测速模块读取高频计数寄存器、倍频M寄存器和分频M寄存器中的数值分别进行速度计算，并将测速值传输至速度监控模块；

速度监控模块根据当前的转速信息为系统选择倍频信号或分频信号下测量的速度值。

所述倍频信号的倍频系数为1～4。

所述分频信号的分频系数为1～4。

所述旋变解码芯片的型号为AD2S210。

本发明的有益效果在于：低速时对信号脉冲的倍频处理使系统的低速测量精度更高，在不改变测速传感器分辨率的情况下，所能测量的最低转速可达0.2r/min；而高速时对信号脉冲的分频处理使得该算法能够在计算机字长不变且不溢出的情况下，测量更高的电机转速，保证高速下的测量精度；速度环的更新周期可以降低至400μs，在高性能伺服系统的应用中能够有效解决频率响应和超调量之间的矛盾，大大拓宽调速范围。

附图说明

图1是本发明的原理图；

图2是图1中FPGA的原理图；

图3是传统的M/T测速原理图。

具体实施方式

下面进一步描述本发明的技术方案，但要求保护的范围并不局限于所述。

如图1和图2所示的一种基于FPGA的自适应M/T测速系统，包括FPGA、旋变解码芯片和旋转变压器；所述FPGA输出的控制信号传到旋变解码芯片，所述旋变解码芯片将激磁信号传给旋转变压器；所述旋转变压器将采集的角度信号返回旋变解码芯片，经旋变解码芯片解码之后返回给FPGA。

所述FPGA包括光电编码器接口模块、系统控制模块、M/T测速模块和速度监控模块，光电编码器接口模块对接收的输入脉冲信号分别进行倍频和分频计数后存储在对应的倍频M寄存器和分频M寄存器中；系统控制模块对系统高频脉冲进行计数并将结果存储在高频计数寄存器中，系统控制模块还输出对应的倍频/分频切换信号至M/T测速模块；M/T测速模块读取高频计数寄存器、倍频M寄存器和分频M寄存器中的数值分别进行速度计算，并将测速值传输至速度监控模块；速度监控模块根据当前的转速信息为系统选择倍频信号或分频信号下测量的速度值。

硬件设计上采用旋转变压器加AD2S1210旋变解码芯片的测速方案。在AD2S1210正常工作时，当电机轴旋转其自动输出A、B、Z脉冲，与光电编码器一致；且其操作信号和A、B、Z脉冲电平与FPGA芯片电平兼容，能够直接相连。当AD2S1210旋变解码芯片选择14位精度时，电机轴旋转一周其会发出4096个A、B脉冲或16384个沿脉冲，其在电机轴上的位置测量精度为0.088°。

所述倍频信号的倍频系数为1～4；所述分频信号的分频系数为1～4。

所述旋变解码芯片的型号为AD2S210。

高性能伺服系统调速范围要求宽，低速性能要求高。对于传统的M/T测速方法，受限于高频时钟计数脉冲f_TCLK，在不改变计算机字长的情况下，为了进一步提高系统低速测量精度，使其能够测量更低转速，可以采用倍频的方法提高测速传感器的输出脉冲频率，这样就能进一步提高系统低速测量精度，拓宽低速测量范围。

受限于M计数器字长，在速度环更新周期内计数器不溢出的情况下，为了进一步提高所能够测量的最高转速，拓宽测速范围，可以采用分频的方法降低测速传感器的输出脉冲频率，这样系统在其他条件不变的情况下就能够测量更高的转速，大大拓宽的测速范围。

自适应M/T测速系统将系统需求的最低测量转速和最高测量转速分为许多段测速区间，通过一个速度监控模块实时监测当前的电机轴速度处于哪一个速度区间中，依据电机轴速度所处的区间，对测速传感器的输出脉冲进行相应的倍频或分频处理。在低速区间，系统的光电编码器接口模块会对所输入的测速传感器脉冲进行倍频处理，具体的倍频系数由所处的具体低速区间决定；在高速区间，系统的光电编码器接口模块会对所输入的测速传感器脉冲进行分频处理，具体的分频系数将由系统所处的具体的高速区间决定。

其中最简单的是基于速度阈值的四倍频或一倍频自适应切换算法。当电机转速低于设定速度阈值时，系统处于低速运行状态，为了满足低速测量精度，自适应M/T测速系统的速度监控模块会将光电编码器接口模块的输出信号进行四倍频作为M/T测速的输入。当电机转速高于设定速度阈值时，电机处于较高速运行状态，自适应M/T测速系统的速度监控模块会将光电编码器接口模块的输出信号进行一倍频处理作为M/T测速的输入，保证系统在高速运行时的精度。

自适应M/T测速系统的软件设计采用VerilogHDL硬件描述语言，分别设计光电编码器接口模块、系统控制模块、M/T测速模块和速度监控模块。光电编码器接口模块接收输入的A、B、Z脉冲，对其脉冲分别进行一倍频和四倍频计数，分别将计数结果存储在1倍频M寄存器中和4倍频M寄存器中，并在得到Z脉冲后进行位置校准；系统控制模块对40MHz的系统高频脉冲进行计数，计数结果存储在32位的高频T计数寄存器中，并按照系统控制时序依次发出一倍频信号和四倍频信号；M/T测速模块依据M/T测速原理在速度环的更新周期内进行速度计算，它依据系统控制时序读取高频T计数寄存器中的数值，并按照系统控制模块发出的1倍频/4倍频切换信号依次读取光电编码接口模块的1倍频M寄存器和4倍频M寄存器，并分别进行速度计算；速度监测模块根据当前的转速信息为系统选择1倍频信号下测量的速度值或4倍频信号下测量的速度值。

该算法所能分辨的最低转速与图1中TC的位数有关，当其字长为16位时，可分辨的最低转速为0.2r/min；而能够测量的最高转速与高频脉冲与编码器输出的脉冲频率有关，当f_TCLK＝1MHz时，可测量10000r/min以上的转速。速度的计算更新是按照PWM频率进行的，最高可达20MHz。

其中，1倍频与4倍频的切换阈值计算公式为：

n = \frac{2^{15} \times 60 \times f_{s p d c l k}}{P P R \times n_{M A X}}

f_spdclk为速度环采样频率，PPR为编码器线数，n_MAX为最高转速，根据该阈值在系统运行时进行倍频系数的切换很好的解决了传统M/T测速对于固定倍频系数脉冲中存在的刻度不均、高速时量化误差增大等缺点，保证了系统在高低速时的精度。

本发明通过实时自适应的调整测速传感器接口的信号频率，在不改变计算机字长和高频时钟信号频率的基础上，依据传统的M/T测速算法，可以更为精确的测量系统的低速状态和高速状态，测速范围也较传统的M/T测速法大为提升。

Claims

1.一种基于FPGA的自适应M/T测速系统，包括FPGA、旋变解码芯片和旋转变压器，其特征在于：所述FPGA输出的控制信号传到旋变解码芯片，所述旋变解码芯片将激磁信号传给旋转变压器；所述旋转变压器将采集的角度信号返回旋变解码芯片，经旋变解码芯片解码之后返回给FPGA。

2.如权利要求1所述的基于FPGA的自适应M/T测速系统，其特征在于：所述FPGA包括光电编码器接口模块、系统控制模块、M/T测速模块和速度监控模块，光电编码器接口模块对接收的输入脉冲信号分别进行倍频和分频计数后存储在对应的倍频M寄存器和分频M寄存器中；

3.如权利要求2所述的基于FPGA的自适应M/T测速系统，其特征在于：所述倍频信号的倍频系数为1～4。

4.如权利要求2所述的基于FPGA的自适应M/T测速系统，其特征在于：所述分频信号的分频系数为1～4。

5.如权利要求1所述的基于FPGA的自适应M/T测速系统，其特征在于：所述旋变解码芯片的型号为AD2S210。