CN105281890A

CN105281890A - 一种折叠结构的sm3杂凑密码压缩运算电路

Info

Publication number: CN105281890A
Application number: CN201410349798.0A
Authority: CN
Inventors: 郑朝霞; 蔚然; 邹雪城; 高峻; 朱国义; 田园
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2014-07-22
Filing date: 2014-07-22
Publication date: 2016-01-27
Anticipated expiration: 2034-07-22
Also published as: CN105281890B

Abstract

本发明公开了一种折叠结构的SM3杂凑密码压缩运算电路，包括11个寄存器、5个与门、4个异或门、2个或门，1个非门、8个加法器、6个循环移位单元和21个选择器；折叠结构的SM3杂凑密码压缩运算电路将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器参与执行一次模2³²加法或者循环左移或者按位异或操作，并且最多只进行一次模2³²加法操作。与普通迭代方式压缩运算电路一个时钟周期完成一轮压缩运算不同，折叠结构SM3压缩运算电路以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。

Description

一种折叠结构的SM3杂凑密码压缩运算电路

技术领域

本发明属于杂凑密码学技术领域，更具体地，涉及一种折叠结构的SM3杂凑密码压缩运算电路。

背景技术

杂凑密码算法在现代密码学中占有重要的位置。杂凑密码算法计算了一个消息的摘要，而这个摘要是一个非常短的、固定长度的位字符串。对某个特定的消息而言，消息摘要(或杂凑值)可以看做是该消息的指纹，是消息的唯一表示。杂凑密码在密码学中的应用有很多方面，是数字签名方案和消息验证码的核心部分。

九十年代初，NIST向全球发布一种新的杂凑密码算法SHA-0，并经过几年的修订推出SHA-1。SHA-1很快就取代MD5，成为使用最广泛的杂凑密码算法，目前许多应用仍在使用SHA-1。2001年，为增强安全性，NIST发布了第二代杂凑密码算法SHA-2系列。2007年，NIST开始征集新的杂凑密码算法，经过为期5年的三轮竞赛，最终Keccak算法赢得竞赛，成为SHA-3算法。在密码学高速发展的背景下，中国国家密码管理局于2010年的12月份公布《SM3杂凑密码算法》，其安全要求适用于我国的商用密码产品。

SM3杂凑密码算法的压缩运算如下所示：

为了实现上述SM3杂凑密码算法，现有的电路有两种方式：一种是迭代方法，即在单周期执行一次压缩运算；另一种是循环展开方式，即在单周期执行多次压缩运算。由于迭代方式和循环展开方式在单周期执行一次或多次压缩运算，因此导致了压缩运算在电路实现时较大的资源占用和较大的关键路径延时。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种占用资源小，关键路径延时小，采用数字电路实现的折叠结构SM3杂凑密码压缩运算电路。

本发明提供的折叠结构的SM3杂凑密码压缩运算电路，包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器、第一与门、第二与门、第三与门、第四与门、第五与门、第一异或门、第二异或门、第三异或门、第四异或门、第一或门、第二或门、第一非门、第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器、第七加法器、第八加法器、第一循环左移单元、第五循环左移单元、第二循环左移单元、第三循环左移单元、第四循环左移单元、第六循环左移单元、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器、第八选择器、第九选择器、第十选择器、第十一选择器、第十二选择器、第十三选择器、第十四选择器、第十五选择器、第十六选择器、第十七选择器、第十八选择器、第十九选择器、第二十选择器和第二十一选择器；所述第一寄存器的输出端分别与所述第一与门的第一输入端、第三与门的第一输入端、第一异或门的第一输入端、第三循环左移单元的输入端、第十四选择器的第二输入端和第十五选择器的第一输入端连接；所述第二寄存器的输出端分别与所述第一与门的第二输入端、所述第二与门的第一输入端、第一异或门的第二输入端、第十五选择器的第二输入端、第五循环左移单元的输入端连接；所述第三寄存器的输出端分别与所述第二与门的第二输入端、所述第三与门的第二输入端、所述第一异或门的第三输入端、所述第十六选择器的第二输入端、所述第十七选择器的第一输入端连接；所述第四寄存器的输出端分别与所述第一加法器的第二输入端和所述第十七选择器的第二输入端连接；所述第五寄存器的输出端分别与第六加法器的第二输入端、所述第四与门的第一输入端、所述第一非门的输入端、所述第二异或门的第一输入端、所述第十八选择器的第二输入端和所述第十九选择器的第一输入端连接；所述第六寄存器的输出端分别与所述第四与门的第二输入端、所述第二异或门的第二输入端、所述第十九选择器的第二输入端、所述第六循环左移单元的输入端连接；所述第七寄存器的输出端分别与所述第五与门的第二输入端、第二异或门的第三输入端、第二十选择器的第二输入端、第二十一选择器的第一输入端连接；所述第八寄存器的输出端分别与所述第三加法器的第二输入端、所述第二十一选择器的第二输入端连接；所述第九寄存器的输出端分别与所述第二选择器的第二输入端、所述第一加法器的第一输入端、所述第二加法器的第一输入端和所述第八加法器的第一输入端连接；所述第十寄存器的输出端分别与所述第三加法器的第一输入端、所述第四加法器的第一输入端、所述第五加法器的第一输入端、所述第一循环左移单元的输入端、所述第二循环左移单元的输入端、所述第三异或门的第三输入端和所述第六选择器的第二输入端连接；所述第十一寄存器的输出端分别与所述第五加法器的第二输入端、所述第七加法器的第一输入端、所述第八加法器的第二输入端、所述第四循环左移单元的输入端、所述第四异或门的第一输入端和所述第十选择器的第二输入端连接；所述第一与门的输出端与所述第一或门的第一输入端连接；所述第二与门的输出端与所述第一或门的第二输入端连接；所述第三与门的输出端与所述第一或门的第三输入端连接；所述第四与门的输出端与所述第二或门的第一输入端连接；所述第五与门的输出端与所述第二或门的第二输入端连接；所述第一异或门的输出端与所述第一选择器的第二输入端连接；所述第二异或门的输出端与所述第五选择器的第二输入端连接；所述第三异或门的输出端与所述第十八选择器的第一输入端连接；所述第四异或门的输出端与所述第十三选择器的第二输入端连接；所述第一或门的输出端与所述第一选择器的第一输入端连接；所述第二或门的输出端与所述第五选择器的第一输入端连接；所述第一非门的输出端与所述第五与门的第一输入端连接；所述第一加法器的输出端与所述第三选择器的第二输入端连接；所述第二加法器的输出端与所述第四选择器的第二输入端连接；所述第三加法器的输出端与所述第七选择器的第二输入端连接；所述第四加法器的输出端与所述第八选择器的第二输入端连接；所述第五加法器的输出端与所述第九选择器的第二输入端连接；所述第六加法器的输出端与所述第十选择器的第一输入端连接；所述第七加法器的输出端与所述第十一选择器的第二输入端连接；所述第八加法器的输出端与所述第十四选择器的第一输入端连接；所述第一循环左移单元的输出端与所述第三异或门的第一输入端连接；所述第二循环左移单元的输出端与所述第三异或门的第二输入端连接；所述第三循环左移单元的输出端，分别接第七加法器的第二输入端、第四异或门的第二输入端连接；所述第四循环左移单元的输出端与所述第十二选择器的第二输入端连接；所述第五循环左移单元的输出端与所述第十六选择器的第一输入端连接；所述第六循环左移单元的输出端与所述第二十选择器的第一输入端连接；所述第一选择器的输出端与所述第二选择器的第一输入端连接；所述第二选择器的输出端与所述第三选择器的第一输入端连接；所述第三选择器的输出端与所述第四选择器的第一输入端连接；所述第四选择器的输出端与所述第九寄存器的输入端连接；所述第五选择器的输出端与所述第六选择器的第一输入端连接；所述第六选择器的输出端与所述第七选择器的第一输入端连接；所述第七选择器的输出端与所述第八选择器的第一输入端连接；所述第八选择器的输出端与所述第九选择器的第一输入端连接；所述第九选择器的输出端与所述第十寄存器的输入端连接；所述第十选择器的输出端与所述第十一选择器的第一输入端连接；所述第十一选择器的输出端与所述第十二选择器的第一输入端连接；所述第十二选择器的输出端与所述第十三选择器的第一输入端连接；所述第十三选择器的输出端与所述第十一寄存器的输入端连接；所述第十四选择器的输出端与所述第一寄存器的输入端连接；所述第十五选择器的输出端与所述第二寄存器的输入端连接；所述第十六选择器的输出端与所述第三寄存器的输入端连接；所述第十七选择器的输出端与所述第四寄存器的输入端连接；所述第十八选择器的输出端与所述第五寄存器的输入端连接；所述第十九选择器的输出端与所述第六寄存器的输入端连接；所述第二十选择器的输出端与所述第七寄存器的输入端连接；所述第二十一选择器的输出端与所述第八寄存器的输入端连接；第一输入信号SEL0分别与所述第二选择器的第三输入端、所述第六选择器的第三输入端、所述第十选择器的第三输入端连接；所述第二输入信号SEL1分别与所述第三选择器的第三输入端、所述第七选择器的第三输入端和所述第十一选择器的第三输入端连接；所述第三输入信号SEL2分别与所述第四选择器的第三输入端、所述第八选择器的第三输入端和所述第十二选择器的第三输入端连接；所述第四输入信号SEL3分别与所述第九选择器的第三输入端和所述第十三选择器的第三输入端连接；所述第五输入信号SEL4分别与所述第十四选择器的第三输入端、所述第十五选择器的第三输入端、所述第十六选择器的第三输入端、所述第十七选择器的第三输入端、所述第十八选择器的第三输入端、所述第十九选择器的第三输入端、所述第二十选择器的第三输入端和所述第二十一选择器的第三输入端连接；所述第六输入信号R_SEL分别与所述第一选择器的第三输入端和所述第五选择器的第三输入端连接；所述第一输入信号轮操作字Wj与所述第四加法器的第二输入端连接；所述第一输入信号轮操作字Wj`与所述第二加法器的第二输入端连接；所述输入信号轮常量Tj与所述第六加法器的第一输入端。

其中，工作时，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各个32位寄存器最多只进行一次模2³²加法运算；对第j轮压缩运算，第一时钟周期是指第一轮压缩运算开始后第一个时钟周期，或第j-1轮压缩运算第五时钟周期后的下一时钟周期；第二时钟周期是指第一时钟周期后的下一时钟周期；第三时钟周期是指第二时钟周期后的下一时钟周期；第四时钟周期是指第三时钟周期后的下一时钟周期；第五时钟周期是指第四时钟周期后的下一时钟周期；第j轮第五时钟周期的下一个时钟周期为第j+1轮第一时钟周期；所有时钟周期开始于上升沿，结束于下降沿；或开始于下降沿，结束于上升沿；j为大于等于0且小于等于63的整数。

其中，第一时钟周期的操作包括：第五寄存器的值与T_j按位异或，在第一时钟周期末尾赋给第十一寄存器；第一寄存器、第二寄存器和第三寄存器三者的值进行FF_j()函数操作，在第一时钟末尾赋给第九寄存器；第五寄存器、第六寄存器和第七寄存器三者的值进行GG_j()函数操作，在第一时钟末尾赋给第十寄存器；其中，FF_j()函数操作和GG_j()函数操作为SM3杂凑密码压缩函数，T_j为SM3杂凑密码轮迭代常量；第二时钟周期的操作包括：第九寄存器和第四寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第九寄存器；第十寄存器和第八寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器进行模2³²加法，在第二时钟周期的末尾赋给第十一寄存器；第三时钟周期的操作包括：第九寄存器的值和W_j`进行模2³²加法，在第三时钟周期的末尾赋给第九寄存器；第十寄存器的值和W_j进行模2³²加法，在第三时钟周期的末尾赋给第十寄存器；第十一寄存器循环左移7位，在第三时钟周期的末尾赋给第十一寄存器。其中W_j和W_j`为SM3杂凑密码轮操作字；第四时钟周期的操作包括：第十寄存器和第十一寄存器的值进行模2³²加法，在第四时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器按位异或，在第四时钟周期的末尾赋给第十一寄存器；第五时钟周期的操作包括：第九寄存器和第十一寄存器的值进行模2³²加法，在第五时钟周期的末尾赋给第一寄存器；第一寄存器的值，在第五时钟周期的末尾赋给第一寄存器；第二寄存器的值左移9位，在第五时钟周期的末尾赋给第三寄存器；第三寄存器的值，在第五时钟周期的末尾赋给第四寄存器；第十寄存器的值进行P₀()函数操作，在第五时钟周期的末尾赋给第五寄存器；第五寄存器的值，在第五时钟周期的末尾赋给第六寄存器；第六寄存器的值左移19位，在第五时钟周期的末尾赋给第七寄存器；第七寄存器的值，在第五时钟周期的末尾赋给第八寄存器。其中P₀()函数操作为SM3杂凑密码P₀()置换函数。

本发明提供的折叠结构的SM3杂凑密码压缩运算电路，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器最多只进行一次模2³²加法运算。折叠结构的SM3杂凑密码压缩运算电路包括11个32位寄存器，分别为第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器。压缩运算进行期间，每个寄存器在每个时钟周期执行一次模2³²加法或者循环左移或者按位异或操作，并且最多只进行一次模2³²加法操作。与普通迭代方式压缩运算电路一个时钟周期完成一轮压缩运算不同，折叠结构SM3压缩运算电路以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。

附图说明

图1是本发明实施例提供的折叠结构的SM3杂凑密码压缩运算电路的模块结构框图；

图2是本发明实施例提供的折叠结构的SM3杂凑密码压缩运算电路中一轮压缩运算的寄存器操作图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的目的在于提供一种占用资源小，关键路径延时小，采用数字电路实现的折叠结构SM3杂凑密码压缩运算电路。本发明提供的折叠结构的SM3杂凑密码压缩运算电路，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器最多只进行一次模2³²加法运算。折叠结构的SM3杂凑密码压缩运算电路包括11个32位寄存器，分别为第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器。压缩运算进行期间，每个寄存器在每个时钟周期执行一次模2³²加法或者循环左移或者按位异或操作，并且最多只进行一次模2³²加法操作。与普通迭代方式压缩运算电路一个时钟周期完成一轮压缩运算不同，折叠结构SM3压缩运算电路以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。

本发明实施例提供的折叠结构的SM3杂凑密码压缩运算电路的模块结构如图1所示，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

折叠结构的SM3杂凑密码压缩运算电路包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器、第一与门、第二与门、第三与门、第四与门、第五与门、第一异或门、第二异或门、第三异或门、第四异或门、第一或门、第二或门、第一非门、第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器、第七加法器、第八加法器、第一循环左移单元、第五循环左移单元、第二循环左移单元、第三循环左移单元、第四循环左移单元、第六循环左移单元、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器、第八选择器、第九选择器、第十选择器、第十一选择器、第十二选择器、第十三选择器、第十四选择器、第十五选择器、第十六选择器、第十七选择器、第十八选择器、第十九选择器、第二十选择器和第二十一选择器；第一寄存器的输出端分别与第一与门的第一输入端、第三与门的第一输入端、第一异或门的第一输入端、第三循环左移单元的输入端、第十四选择器的第二输入端和第十五选择器的第一输入端连接；第二寄存器的输出端分别与第一与门的第二输入端、第二与门的第一输入端、第一异或门的第二输入端、第十五选择器的第二输入端、第五循环左移单元的输入端连接；第三寄存器的输出端分别与第二与门的第二输入端、第三与门的第二输入端、第一异或门的第三输入端、第十六选择器的第二输入端、所述第十七选择器的第一输入端连接；第四寄存器的输出端分别与第一加法器的第二输入端和第十七选择器的第二输入端连接；第五寄存器的输出端分别与第六加法器的第二输入端、第四与门的第一输入端、第一非门的输入端、第二异或门的第一输入端、第十八选择器的第二输入端和第十九选择器的第一输入端连接；第六寄存器的输出端分别与第四与门的第二输入端、第二异或门的第二输入端、第十九选择器的第二输入端、第六循环左移单元的输入端连接；第七寄存器的输出端分别与第五与门的第二输入端、第二异或门的第三输入端、第二十选择器的第二输入端、第二十一选择器的第一输入端连接；第八寄存器的输出端分别与第三加法器的第二输入端、第二十一选择器的第二输入端连接；第九寄存器的输出端分别与第二选择器的第二输入端、第一加法器的第一输入端、第二加法器的第一输入端和所述第八加法器的第一输入端连接；第十寄存器的输出端分别与所述第三加法器的第一输入端、第四加法器的第一输入端、第五加法器的第一输入端、第一循环左移单元的输入端、第二循环左移单元的输入端、第三异或门的第三输入端和第六选择器的第二输入端连接；第十一寄存器的输出端分别与第五加法器的第二输入端、第七加法器的第一输入端、第八加法器的第二输入端、第四循环左移单元的输入端、第四异或门的第一输入端和所述第十选择器的第二输入端连接；第一与门的输出端与所述第一或门的第一输入端连接；第二与门的输出端与所述第一或门的第二输入端连接；第三与门的输出端与所述第一或门的第三输入端连接；所述第四与门的输出端与所述第二或门的第一输入端连接；所述第五与门的输出端与所述第二或门的第二输入端连接；所述第一异或门的输出端与所述第一选择器的第二输入端连接；第二异或门的输出端与所述第五选择器的第二输入端连接；第三异或门的输出端与所述第十八选择器的第一输入端连接；所述第四异或门的输出端与所述第十三选择器的第二输入端连接；所述第一或门的输出端与所述第一选择器的第一输入端连接；所述第二或门的输出端与所述第五选择器的第一输入端连接；所述第一非门的输出端与所述第五与门的第一输入端连接；所述第一加法器的输出端与所述第三选择器的第二输入端连接；所述第二加法器的输出端与所述第四选择器的第二输入端连接；所述第三加法器的输出端与所述第七选择器的第二输入端连接；所述第四加法器的输出端与所述第八选择器的第二输入端连接；所述第五加法器的输出端与所述第九选择器的第二输入端连接；所述第六加法器的输出端与所述第十选择器的第一输入端连接；所述第七加法器的输出端与所述第十一选择器的第二输入端连接；所述第八加法器的输出端与所述第十四选择器的第一输入端连接；所述第一循环左移单元的输出端与所述第三异或门的第一输入端连接；所述第二循环左移单元的输出端与所述第三异或门的第二输入端连接；所述第三循环左移单元的输出端，分别接第七加法器的第二输入端、第四异或门的第二输入端连接；所述第四循环左移单元的输出端与所述第十二选择器的第二输入端连接；所述第五循环左移单元的输出端与所述第十六选择器的第一输入端连接；所述第六循环左移单元的输出端与所述第二十选择器的第一输入端连接；所述第一选择器的输出端与所述第二选择器的第一输入端连接；所述第二选择器的输出端与所述第三选择器的第一输入端连接；所述第三选择器的输出端与所述第四选择器的第一输入端连接；所述第四选择器的输出端与所述第九寄存器的输入端连接；所述第五选择器的输出端与所述第六选择器的第一输入端连接；所述第六选择器的输出端与所述第七选择器的第一输入端连接；所述第七选择器的输出端与所述第八选择器的第一输入端连接；所述第八选择器的输出端与所述第九选择器的第一输入端连接；所述第九选择器的输出端与所述第十寄存器的输入端连接；所述第十选择器的输出端与所述第十一选择器的第一输入端连接；所述第十一选择器的输出端与所述第十二选择器的第一输入端连接；所述第十二选择器的输出端与所述第十三选择器的第一输入端连接；所述第十三选择器的输出端与所述第十一寄存器的输入端连接；所述第十四选择器的输出端与所述第一寄存器的输入端连接；所述第十五选择器的输出端与所述第二寄存器的输入端连接；所述第十六选择器的输出端与所述第三寄存器的输入端连接；所述第十七选择器的输出端与所述第四寄存器的输入端连接；所述第十八选择器的输出端与所述第五寄存器的输入端连接；所述第十九选择器的输出端与所述第六寄存器的输入端连接；所述第二十选择器的输出端与所述第七寄存器的输入端连接；所述第二十一选择器的输出端与所述第八寄存器的输入端连接；第一输入信号SEL0分别与所述第二选择器的第三输入端、所述第六选择器的第三输入端、所述第十选择器的第三输入端连接；所述第二输入信号SEL1分别与所述第三选择器的第三输入端、所述第七选择器的第三输入端和所述第十一选择器的第三输入端连接；所述第三输入信号SEL2分别与所述第四选择器的第三输入端、所述第八选择器的第三输入端和所述第十二选择器的第三输入端连接；所述第四输入信号SEL3分别与所述第九选择器的第三输入端和所述第十三选择器的第三输入端连接；所述第五输入信号SEL4分别与所述第十四选择器的第三输入端、所述第十五选择器的第三输入端、所述第十六选择器的第三输入端、所述第十七选择器的第三输入端、所述第十八选择器的第三输入端、所述第十九选择器的第三输入端、所述第二十选择器的第三输入端和所述第二十一选择器的第三输入端连接；所述第六输入信号R_SEL分别与第一选择器的第三输入端和所述第五选择器的第三输入端连接；第一输入信号轮操作字Wj与所述第四加法器的第二输入端连接；第一输入信号轮操作字Wj`与所述第二加法器的第二输入端连接；输入信号轮常量Tj与所述第六加法器的第一输入端。

在本发明实施例中，第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器、第七加法器和第八加法器为2输入模2³²位加法器。第一循环左移单元和第五循环左移单元为循环左移9位单元；第二循环左移单元为循环左移17位单元；第三循环左移单元为循环左移12位单元；第四循环左移单元为循环左移7位单元；第六循环左移单元为循环左移19位单元。

在本发明实施例中，21个选择器均为32位3输入(2个32位数据输入，1个1位选择信号输入)选择器。

在本发明实施例中，十一个寄存器用于寄存每个时钟周期中经过模2³²加法、循环移位、异或等操作得到的中间结果，并将所寄存的中间结果用于下一个时钟周期的运算；二十一个选择器根据选择信号的有效与否选择参与运算的32位数据；八个加法器用于对2个32位输入数据进行模2³²加法运算；六个循环左移单元用于对32位输入数据进行循环移位操作。

本发明提供了一种折叠结构的SM3杂凑密码压缩运算电路，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器最多只进行一次模2³²加法运算。折叠结构的SM3杂凑密码压缩运算电路包括11个32位寄存器，包含11个32位寄存器，分别为第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器。压缩运算进行期间，每个寄存器在每个时钟周期执行一次模2³²加法或者循环左移或者按位异或操作，并且最多只进行一次模2³²加法操作。下面具体阐述每轮压缩运算5个时钟周期中各寄存器操作方式。

对第j轮(j大于等于0且小于等于63)压缩运算来说，第一时钟周期是指第一轮压缩运算开始后第一个时钟周期，或第j-1轮压缩运算第五时钟周期后的下一时钟周期；第二时钟周期是指第一时钟周期后的下一时钟周期；第三时钟周期是指第二时钟周期后的下一时钟周期；第四时钟周期是指第三时钟周期后的下一时钟周期；第五时钟周期是指第四时钟周期后的下一时钟周期。所有时钟周期开始于上升沿，结束于下降沿；或开始于下降沿，结束于上升沿。

第一时钟周期的操作包括，第五寄存器的值与T_j按位异或，在第一时钟周期末尾赋给第十一寄存器；第一寄存器、第二寄存器和第三寄存器三者的值进行FF_j()函数操作，在第一时钟末尾赋给第九寄存器；第五寄存器、第六寄存器和第七寄存器三者的值进行GG_j()函数操作，在第一时钟末尾赋给第十寄存器。其中FF_j()函数操作和GG_j()函数操作上文已经叙述，FF_j()函数操作和GG_j()函数操作为SM3杂凑密码压缩函数，T_j为SM3杂凑密码轮迭代常量。

第二时钟周期的操作包括，第九寄存器和第四寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第九寄存器；第十寄存器和第八寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器进行模2³²加法，在第二时钟周期的末尾赋给第十一寄存器。

第三时钟周期的操作包括，第九寄存器的值和W_j`进行模2³²加法，在第三时钟周期的末尾赋给第九寄存器；第十寄存器的值和W_j进行模2³²加法，在第三时钟周期的末尾赋给第十寄存器；第十一寄存器循环左移7位，在第三时钟周期的末尾赋给第十一寄存器。其中W_j和W_j`为SM3杂凑密码轮操作字。

第四时钟周期的操作包括，第十寄存器和第十一寄存器的值进行模2³²加法，在第四时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器按位异或，在第四时钟周期的末尾赋给第十一寄存器。

第五时钟周期的操作包括，第九寄存器和第十一寄存器的值进行模2³²加法，在第五时钟周期的末尾赋给第一寄存器；第一寄存器的值，在第五时钟周期的末尾赋给第一寄存器；第二寄存器的值左移9位，在第五时钟周期的末尾赋给第三寄存器；第三寄存器的值，在第五时钟周期的末尾赋给第四寄存器；第十寄存器的值进行P₀()函数操作，在第五时钟周期的末尾赋给第五寄存器；第五寄存器的值，在第五时钟周期的末尾赋给第六寄存器；第六寄存器的值左移19位，在第五时钟周期的末尾赋给第七寄存器；第七寄存器的值，在第五时钟周期的末尾赋给第八寄存器。其中P₀()函数操作为SM3杂凑密码P₀()置换函数。

第j轮第五时钟周期下一个时钟周期，为第j+1轮第一时钟周期。

本发明实施例采用数字电路实现的折叠结构的SM3杂凑密码压缩运算电路，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器最多只进行一次模2³²加法运算，以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种折叠结构的SM3杂凑密码压缩运算电路，其特征在于，包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器、第一与门、第二与门、第三与门、第四与门、第五与门、第一异或门、第二异或门、第三异或门、第四异或门、第一或门、第二或门、第一非门、第一加法器、第二加法器、第三加法器、第四加法器、第五加法器、第六加法器、第七加法器、第八加法器、第一循环左移单元、第五循环左移单元、第二循环左移单元、第三循环左移单元、第四循环左移单元、第六循环左移单元、第一选择器、第二选择器、第三选择器、第四选择器、第五选择器、第六选择器、第七选择器、第八选择器、第九选择器、第十选择器、第十一选择器、第十二选择器、第十三选择器、第十四选择器、第十五选择器、第十六选择器、第十七选择器、第十八选择器、第十九选择器、第二十选择器和第二十一选择器；

所述第一寄存器的输出端分别与所述第一与门的第一输入端、第三与门的第一输入端、第一异或门的第一输入端、第三循环左移单元的输入端、第十四选择器的第二输入端和第十五选择器的第一输入端连接；

所述第二寄存器的输出端分别与所述第一与门的第二输入端、所述第二与门的第一输入端、第一异或门的第二输入端、第十五选择器的第二输入端、第五循环左移单元的输入端连接；

所述第三寄存器的输出端分别与所述第二与门的第二输入端、所述第三与门的第二输入端、所述第一异或门的第三输入端、所述第十六选择器的第二输入端、所述第十七选择器的第一输入端连接；

所述第四寄存器的输出端分别与所述第一加法器的第二输入端和所述第十七选择器的第二输入端连接；

所述第五寄存器的输出端分别与第六加法器的第二输入端、所述第四与门的第一输入端、所述第一非门的输入端、所述第二异或门的第一输入端、所述第十八选择器的第二输入端和所述第十九选择器的第一输入端连接；

所述第六寄存器的输出端分别与所述第四与门的第二输入端、所述第二异或门的第二输入端、所述第十九选择器的第二输入端、所述第六循环左移单元的输入端连接；

所述第七寄存器的输出端分别与所述第五与门的第二输入端、第二异或门的第三输入端、第二十选择器的第二输入端、第二十一选择器的第一输入端连接；

所述第八寄存器的输出端分别与所述第三加法器的第二输入端、所述第二十一选择器的第二输入端连接；

所述第九寄存器的输出端分别与所述第二选择器的第二输入端、所述第一加法器的第一输入端、所述第二加法器的第一输入端和所述第八加法器的第一输入端连接；

所述第十寄存器的输出端分别与所述第三加法器的第一输入端、所述第四加法器的第一输入端、所述第五加法器的第一输入端、所述第一循环左移单元的输入端、所述第二循环左移单元的输入端、所述第三异或门的第三输入端和所述第六选择器的第二输入端连接；

所述第十一寄存器的输出端分别与所述第五加法器的第二输入端、所述第七加法器的第一输入端、所述第八加法器的第二输入端、所述第四循环左移单元的输入端、所述第四异或门的第一输入端和所述第十选择器的第二输入端连接；

所述第一与门的输出端与所述第一或门的第一输入端连接；所述第二与门的输出端与所述第一或门的第二输入端连接；所述第三与门的输出端与所述第一或门的第三输入端连接；所述第四与门的输出端与所述第二或门的第一输入端连接；所述第五与门的输出端与所述第二或门的第二输入端连接；

所述第一异或门的输出端与所述第一选择器的第二输入端连接；所述第二异或门的输出端与所述第五选择器的第二输入端连接；所述第三异或门的输出端与所述第十八选择器的第一输入端连接；所述第四异或门的输出端与所述第十三选择器的第二输入端连接；

所述第一或门的输出端与所述第一选择器的第一输入端连接；所述第二或门的输出端与所述第五选择器的第一输入端连接；所述第一非门的输出端与所述第五与门的第一输入端连接；

所述第一加法器的输出端与所述第三选择器的第二输入端连接；所述第二加法器的输出端与所述第四选择器的第二输入端连接；所述第三加法器的输出端与所述第七选择器的第二输入端连接；所述第四加法器的输出端与所述第八选择器的第二输入端连接；所述第五加法器的输出端与所述第九选择器的第二输入端连接；所述第六加法器的输出端与所述第十选择器的第一输入端连接；所述第七加法器的输出端与所述第十一选择器的第二输入端连接；所述第八加法器的输出端与所述第十四选择器的第一输入端连接；

所述第一循环左移单元的输出端与所述第三异或门的第一输入端连接；所述第二循环左移单元的输出端与所述第三异或门的第二输入端连接；所述第三循环左移单元的输出端，分别接第七加法器的第二输入端、第四异或门的第二输入端连接；所述第四循环左移单元的输出端与所述第十二选择器的第二输入端连接；所述第五循环左移单元的输出端与所述第十六选择器的第一输入端连接；所述第六循环左移单元的输出端与所述第二十选择器的第一输入端连接；

所述第一选择器的输出端与所述第二选择器的第一输入端连接；所述第二选择器的输出端与所述第三选择器的第一输入端连接；所述第三选择器的输出端与所述第四选择器的第一输入端连接；所述第四选择器的输出端与所述第九寄存器的输入端连接；所述第五选择器的输出端与所述第六选择器的第一输入端连接；所述第六选择器的输出端与所述第七选择器的第一输入端连接；所述第七选择器的输出端与所述第八选择器的第一输入端连接；所述第八选择器的输出端与所述第九选择器的第一输入端连接；所述第九选择器的输出端与所述第十寄存器的输入端连接；所述第十选择器的输出端与所述第十一选择器的第一输入端连接；所述第十一选择器的输出端与所述第十二选择器的第一输入端连接；所述第十二选择器的输出端与所述第十三选择器的第一输入端连接；所述第十三选择器的输出端与所述第十一寄存器的输入端连接；所述第十四选择器的输出端与所述第一寄存器的输入端连接；所述第十五选择器的输出端与所述第二寄存器的输入端连接；所述第十六选择器的输出端与所述第三寄存器的输入端连接；所述第十七选择器的输出端与所述第四寄存器的输入端连接；所述第十八选择器的输出端与所述第五寄存器的输入端连接；所述第十九选择器的输出端与所述第六寄存器的输入端连接；所述第二十选择器的输出端与所述第七寄存器的输入端连接；所述第二十一选择器的输出端与所述第八寄存器的输入端连接；

第一输入信号SEL0分别与所述第二选择器的第三输入端、所述第六选择器的第三输入端、所述第十选择器的第三输入端连接；所述第二输入信号SEL1分别与所述第三选择器的第三输入端、所述第七选择器的第三输入端和所述第十一选择器的第三输入端连接；所述第三输入信号SEL2分别与所述第四选择器的第三输入端、所述第八选择器的第三输入端和所述第十二选择器的第三输入端连接；所述第四输入信号SEL3分别与所述第九选择器的第三输入端和所述第十三选择器的第三输入端连接；所述第五输入信号SEL4分别与所述第十四选择器的第三输入端、所述第十五选择器的第三输入端、所述第十六选择器的第三输入端、所述第十七选择器的第三输入端、所述第十八选择器的第三输入端、所述第十九选择器的第三输入端、所述第二十选择器的第三输入端和所述第二十一选择器的第三输入端连接；所述第六输入信号R_SEL分别与所述第一选择器的第三输入端和所述第五选择器的第三输入端连接；

所述第一输入信号轮操作字Wj与所述第四加法器的第二输入端连接；所述第一输入信号轮操作字Wj`与所述第二加法器的第二输入端连接；所述输入信号轮常量Tj与所述第六加法器的第一输入端。

2.如权利要求1所述的SM3杂凑密码压缩运算电路，其特征在于，工作时，将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各个32位寄存器最多只进行一次模2³²加法运算；对第j轮压缩运算，第一时钟周期是指第一轮压缩运算开始后第一个时钟周期，或第j-1轮压缩运算第五时钟周期后的下一时钟周期；第二时钟周期是指第一时钟周期后的下一时钟周期；第三时钟周期是指第二时钟周期后的下一时钟周期；第四时钟周期是指第三时钟周期后的下一时钟周期；第五时钟周期是指第四时钟周期后的下一时钟周期；第j轮第五时钟周期的下一个时钟周期为第j+1轮第一时钟周期；所有时钟周期开始于上升沿，结束于下降沿；或开始于下降沿，结束于上升沿；j为大于等于0且小于等于63的整数。

3.如权利要求2所述的SM3杂凑密码压缩运算电路，其特征在于，第一时钟周期的操作包括：第五寄存器的值与T_j按位异或，在第一时钟周期末尾赋给第十一寄存器；第一寄存器、第二寄存器和第三寄存器三者的值进行FF_j()函数操作，在第一时钟末尾赋给第九寄存器；第五寄存器、第六寄存器和第七寄存器三者的值进行GG_j()函数操作，在第一时钟末尾赋给第十寄存器；其中，FF_j()函数操作和GG_j()函数操作为SM3杂凑密码压缩函数，T_j为SM3杂凑密码轮迭代常量。

第二时钟周期的操作包括：第九寄存器和第四寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第九寄存器；第十寄存器和第八寄存器的值进行模2³²加法，在第二时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器进行模2³²加法，在第二时钟周期的末尾赋给第十一寄存器；

第三时钟周期的操作包括：第九寄存器的值和W_j`进行模2³²加法，在第三时钟周期的末尾赋给第九寄存器；第十寄存器的值和W_j进行模2³²加法，在第三时钟周期的末尾赋给第十寄存器；第十一寄存器循环左移7位，在第三时钟周期的末尾赋给第十一寄存器。其中W_j和W_j`为SM3杂凑密码轮操作字；

第四时钟周期的操作包括：第十寄存器和第十一寄存器的值进行模2³²加法，在第四时钟周期的末尾赋给第十寄存器；第一寄存器循环左移12位后与第十一寄存器按位异或，在第四时钟周期的末尾赋给第十一寄存器；

第五时钟周期的操作包括：第九寄存器和第十一寄存器的值进行模2³²加法，在第五时钟周期的末尾赋给第一寄存器；第一寄存器的值，在第五时钟周期的末尾赋给第一寄存器；第二寄存器的值左移9位，在第五时钟周期的末尾赋给第三寄存器；第三寄存器的值，在第五时钟周期的末尾赋给第四寄存器；第十寄存器的值进行P₀()函数操作，在第五时钟周期的末尾赋给第五寄存器；第五寄存器的值，在第五时钟周期的末尾赋给第六寄存器；第六寄存器的值左移19位，在第五时钟周期的末尾赋给第七寄存器；第七寄存器的值，在第五时钟周期的末尾赋给第八寄存器。其中P₀()函数操作为SM3杂凑密码P₀()置换函数。