CN107612891B - 一种数据压缩加密电路 - Google Patents

Abstract

本发明公开了一种数据压缩加密电路，属于电力系统信息安全技术领域。该电路包括数据输入模块、hash表和word表存储模块、匹配比较模块，后向查找模块，数据格式输出模块、压缩加密接口模块、加密处理模块。提供采用FPGA实现的改进LZ4压缩和AES加密电路，对每个时钟均读入数据进行实施、快速处理，能够实现电力系统大量数据的高速、实时、安全的压缩和加密。

Description

一种数据压缩加密电路

技术领域

本发明涉及电力系统信息安全技术领域技术领域，具体涉及一种数据压缩加密电路。

背景技术

随着变电站自动化技术的不断进步,巨量数据的传输与存储己成为电力系统中一个非常重要且亟待解决的问题,而解决这一难题的最为有效的方法就是对数据进行压缩。根据重构需求，数据压缩可分为两大类，有损数据压缩和无损数据压缩。有损压缩后的结果是数据不能完全恢复，但是它的压缩比通常高于无损压缩。电力系统中，现有技术往往采用的无损压缩法,然而这些传统方法没有考虑电力系统波形数据在信号频率空间分布相对集中的特性,也没有考虑工程计算领域允许一定误差的实际要求,因此获得的压缩倍数不高，速度较慢。

另外，随着信息安全威胁日益严峻，大量关键数据在智能电网上存储和传输，如果仅仅进行数据压缩，压缩后的数据将面临窃听和泄漏等信息安全风险，那么用户发送的信息就有可能存在被泄漏和篡改的可能，这样可能会对企业和用户造成严重的无法估量的损失。然而，目前针对电路的数据压缩装置很少。并且，目前的压缩和加密技术通常都是由软件来实现的。这种方法会很依赖于CPU的处理速度，还会极大地消耗CPU的资源，并且当处理非常庞大的数据时，CPU将会一直满负荷运行，无法继续再处理其它事情。

目前FPGA随着工艺的改进不断地发展，现在单片FPGA已经含有了数十万的逻辑资源和数十兆比特的RAM资源，这些都使得在FPGA实现数据的压缩加密成为可能。LZ4法属于新型的无损压缩法，是一种通用的压缩方式，可对文本、音频等文件进行压缩，其数据还能被完全恢复，主要追求与压缩和解压的速度。然而，官方提出的LZ4压缩算法具有很强的顺序性，不利于硬件并行，会造成硬件的浪费和时钟的消耗，不能满足数据的实时处理。AES算法是一种分组加密算法标准，将待加密的明文经过10轮变换变成密文数据。亟需一种针对电力系统特点，改进压缩、加密方法，并使用FPGA实现在电路上结合，能够实现电力系统大量数据的高速、实时、安全的压缩和加密。

发明内容

本发明的目的是为克服已有技术的不足之处，提供一种数据压缩加密电路，采用FPGA实现的改进LZ4压缩和AES加密电路，能够实现电力系统大量数据的高速、实时、安全的压缩和加密。

本发明的技术方案如下：

本发明提供了一种数据压缩加密电路，包括数据输入模块、hash表和word表存储模块、匹配比较模块，后向查找模块，数据格式输出模块、压缩加密接口模块、加密处理模块。每个时钟均读入数据然后进行计算处理。

其中，数据输入模块和Hash表模块、Word表模块相连，Hash表和匹配比较模块相连，Word表和匹配比较模块相连，匹配比较模块和后向查找模块、数据格式输出模块相连，数据格式输出模块与压缩加密模块接口模块相连，压缩加密接口模块与加密处理模块相连。

所述数据输入模块用于将未压缩的数据输入到压缩核中，同时生成地址供后续模块查找数据所在位置，同时将数据移位生成32比特的数据，地址移位供后续模块使用。

所述hash表和word表存储模块用于存储输入的数据地址及其对应的数据，使用双口RAM来实现，两个表的地址为输入的数据乘上hash常数截断位数所得出来的。

优选的，hash表大小为32k×25比特，用于存储数据的地址，word表大小为32k×32比特，用于存储移位后的数据。

所述匹配比较模块用于比较新输入的数据和两个表中存储的旧数据是否发生了匹配。

所述后向查找模块指的是当发生匹配时，需要找到最大匹配长度，继续输入新的数据，并与表中的数据对比，如果还一致则匹配长度加一，直到最后数据不匹配为止。

所述数据格式输出模块即按照修改后的LZ4格式输出字符。

所述压缩加密接口模块指的是将数据位宽匹配并且完成后续加密电路所要求的标志位设置。

优选的，数据位宽的匹配主要用了FIFO模块，将输入的16位压缩数据组成128位的数据，送入加密核进行数据加密。

所述加密处理模块指的是使用AES算法进行数据的加密，密钥长度和分组长度均为128位。将数据进行多次字节替代、行移位、列混合和轮密钥加等操作，最终得到密文数据。其中加密工作方式选为CBC密文块链接模式，在CBC模式中，第一个明文分组与初始矢量IV相异或，然后再进行分组加密，后面的明文也要和前一密文相异或，然后进行分组加密，形成一条加密链，这样明文和密文之间的顺序不再有固定的关系。

进一步的，在上述LZ4加密方案中，改进方法以增大压缩速度或适应硬件的运行：

在hash计算中，利用FPGA的并行性，在后向匹配时仍进行hash值的计算，这样可改善压缩比。

为减少发生hash冲突时浪费的时间，改善压缩速度，在FPGA设计中增加一个与hash表相对应的word表，不同的是hash表中存的是地址，而word表中存储的是hash值对应的数据，这样可以在读hash表中地址时也能读取数据，然后进行匹配。

为了在硬件上连续的进行压缩，在hash表中增加一个有效位，数据有效置位，无效清零。定期清理hash表，当数据无效时就清零有效位，这样就不会出现地址存满导致无法匹配。

为减小输出延迟，对官方的数据格式进行修改，如图6，将不可匹配字符分成若干段，这样可以不等到查找到匹配就输出部分数据，以达到实时处理的目的。

对于AES加密方案，由于压缩输出16位的数据，需要8个时钟就可以组成128位，但是AES加密需要11个时钟才能完成，这样加密就跟不上压缩的速度，使用流水线形式的AES则会大大增加资源消耗，因此，本发明使用乒乓优化技术分时处理数据。本发明已经达到每个时钟都输入处理数据的实时处理数据。

本发明实现整体压缩加密电路的操作步骤，具体如下：

步骤一：连续读入4个字节，组成32位数据data，并生成数据地址ip；

步骤二：将32位数据乘上hash常数，计算hash值；

步骤三：将hash值作为表的地址查找hash表中的数据，赋值为forip，并且在hash表中存入数据地址ip；

步骤四：根据forip查找相对应的数据forward_data；

步骤五：根据ip和forip、data和forward_data判断是否发生匹配，如果匹配转到步骤六，否则转到步骤一；

步骤六：发生匹配后进行后向匹配，往后进行匹配比较，找到最大的匹配长度；

步骤七：计算Token、literal_length、match_length、offset，并且按照LZ4的序列格式输出数据；

步骤八：将压缩输出的数据缓存到FIFO中，输出128位待加密明文数据；

步骤九：读入种子密钥，然后进行密钥编排，生成10轮子密钥；

步骤十：对明文数据进行初始轮密钥加；

步骤十一：对中间数据进行轮变换，包括字节代替、行移位、列混合、轮密钥加，中间轮变换共进行九轮；

步骤十二：对中间数据进行最终轮变换，包括字节代替、行移位、轮密钥加变换；

步骤十三：将加密后的数据输出。

有益效果

本发明提供一种数据压缩加密电路，针对电路，采用FPGA实现了LZ4压缩和AES加密方法的改进，使用乒乓优化技术分时处理数据。达到每个时钟都输入处理数据的实时处理数据，能够实现电力系统大量数据的高速、实时、安全的压缩和加密。

附图说明

图1为本发明提供的压缩加密电路整体结构示意图。

图2为本发明提供的压缩加密方法的流程图。

图3为本发明提供的LZ4压缩模块的具体实施方式的流程图。

图4为本发明提供的AES加密模块的具体实施方式的流程图。

图5为本发明提供的LZ4压缩模块的结构示意图。

图6为本发明提供的AES加密模块的结构示意图。

具体实施方式

下面参照附图用本发明的实例性实施例对本发明进行更全面的描述和说明。

本发明提供了一种数据压缩加密电路，如图1所示，包括数据输入模块、hash表和word表存储模块、匹配比较模块，后向查找模块，数据格式输出模块、压缩加密接口模块、加密处理模块。每个时钟均读入数据然后进行计算处理。

所述数据输入模块用于将未压缩的数据输入到压缩核中，同时生成地址供后续模块查找数据所在位置，同时将数据移位生成32比特的数据，地址移位供后续模块使用。

所述hash表和word表存储模块用于存储输入的数据地址及其对应的数据，使用的是双口RAM来实现，两个表的地址为输入的数据乘上hash常数截断位数所得出来的，hash表大小为32k×25比特，用于存储数据的地址，word表大小为32k×32比特，用于存储移位后的数据。

所述匹配比较模块用于比较新输入的数据和两个表中存储的旧数据是否发生了匹配。将新数据与旧数据比较，如果一致并且地址偏移小于最大值，则认为匹配，然后进行后向查找，否则认为不匹配，继续向下输入新数据。

所述后向查找模块指的是当发生匹配时，需要找到最大匹配长度，继续输入新的数据，并与表中的数据对比，如果还一致则匹配长度加一，直到最后数据不匹配为止。

所述数据格式输出模块即按照修改后的LZ4格式输出字符，包括令牌token、不可匹配字符literals、不可匹配字符长度literal_length、最大匹配字符长度match_length和偏移位置offset。

所述压缩加密接口模块指的是将数据位宽匹配并且完成后续加密电路所要求的标志位设置。数据位宽的匹配主要用了FIFO模块，将输入的16位压缩数据组成128位的数据，送入加密核进行数据加密。

所述加密处理模块指的是使用AES算法进行数据的加密，密钥长度和分组长度均为128位。将数据进行多次字节替代、行移位、列混合和轮密钥加等操作，最终得到密文数据。其中加密工作方式选为CBC密文块链接模式，在CBC模式中，第一个明文分组与初始矢量IV相异或，然后再进行分组加密，后面的明文也要和前一密文相异或，然后进行分组加密，形成一条加密链，这样明文和密文之间的顺序不再有固定的关系。

具体如下：

图3为本发明提供的LZ4压缩模块的具体实施方式的流程图，如图3所示，首先输入4个字节的数据，然后乘上hash常数，得到hash值，将地址ip存入到hash表中对应的空间，并且读取此时hash表中的地址forip，然后找到地址forip对应的数据，将新的数据与forip对应的数据进行比较，如果一致则说明发生了匹配，就需要后向查找到最大的匹配长度，然后计算匹配和不可匹配字符的长度，按照对应的格式输出数据，如果没有匹配，继续输入下一个数据。如此重复，直到完成所有字符的输入。

图4为本发明提供的AES加密模块的具体实施方式的流程图。读入种子密钥，然后进行密钥编排，生成10轮子密钥，接着读入明文数据，进行初始轮密钥加，然后进行9轮变换，每轮变换包括字节代替、行移位、列混合、轮密钥加。最后一轮不进行列混合，只有字节代替、行移位、轮密钥加变换。最后输出密文数据。

表1为原软件算法的LZ4序列格式，改进后为表2，改进的主要部分是将不可匹配字符分成若干份，这样可以使得输出的字节数得到控制，更加有利于硬件的输出，并且不会导致无法解压。

表1

Token	Literal length	Literals	Offset	Match length
					1字节	0-m字节	0-L字节	2字节	0-n字节

表2

Token

Literals

Literal length

Literals

Literal_length

…

Offset

Match_length

1字节

0-15字节

0-1字节

0-128字节

0-1字节

…

2字节

0-2字节

根据表2，首先根据有效位输入8位数据Data，送入地址生成模块，产生数据地址IP，将数据Data和地址IP送入数据地址移位模块，此模块主要是复制移位，将数据合并为32位的数据，将地址延迟若干时钟供后续模块使用，然后将输出的32位数据和Hash常数相乘，取其中15位作为hash值，利用hash值作为hash表和word表的地址，将地址IP和数据Data32分别存入hash表和word表，并同时读取两个表中的地址和数据，将新旧地址数据和地址进行比较，如果满足要求，就认为发生了匹配，然后进行后向查找，查询之后的数据是否匹配，寻找最大的匹配长度。然后将Match标志数据送入数据格式处理模块，产生LZ4序列所需要的数据，令牌Token、不可匹配字符literals、不可匹配字符长度literal_length、最大匹配长度Match_length、位置偏移Offset，将数据送入输出控制模块，然后按照字节顺序输出压缩后的数据。

如图6所示，将种子密钥进行循环移位和字代替操作，生成10轮变换所需要的子密钥，同时输入数据，经过初始轮子密钥加，然后通过状态控制模块，进行连续9轮变换，将数据通过字节代替、行移位、列混合、轮密钥加，生成中间密文数据，最终轮没有列混合变换，经过字节代替、行移位、轮密钥加后生成密文数据。

如图1所示，其中左边为LZ4压缩模块，内部的具体结构连接见图5，地址生成模块和数据地址移位模块、输入存储模块、Hash表模块、匹配比较模块相连，数据地址移位模块与hash计算模块、Word表模块、匹配比较模块相连，输入存储模块与后向比较器相连，Word表和Hash表均与匹配比较模块相连，匹配比较模块与后向查找模块、数据格式处理模块相连，数据格式处理模块与输出控制模块相连。右边的两个AES加密模块内部构造相同，具体连接图见图6，初始轮密钥加模块与字节代替模块相连，字节代替模块与行移位模块相连，行移位模块与列混合模块、MUX数据选择器相连，列混合与数据选择器相连，数据选择器与轮密钥加模块相连，轮密钥加模块与字节代替模块、密文输出相连，密钥编排与初始轮密钥加、轮密钥加相连。状态控制与数据选择器相连。输入的数据经过LZ4压缩模块压缩后，输出16位的数据和有效标志，LZ4压缩模块与FIFO相连，通过FIFO将压缩数据组成128位的数据，FIFO与DEMUX分路器相连，通过DEMUX分路器将待加密的数据分时分成两路，分路器后连接着两个内部构造相同的AES加密模块，按照时序将数据分时分成两路送入不同的加密模块，两个加密模块与MUX数据选择器相连，将两个加密模块输出的数据通过数据选择器按照时序合并为一组，然后处理好标志位，即可输出加密后的数据和标志位。

以上给出了具体的实施方式，但本发明不局限于所描述的实施方式。本发明的基本思路在于上述基本方案，对本领域普通技术人员而言，根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变型仍落入本发明的保护范围内。

Claims (7)

1.一种数据压缩加密电路，其特征在于，其包括数据输入模块、hash表和word表存储模块、匹配比较模块，后向查找模块，数据格式输出模块、压缩加密接口模块、加密处理模块；其中，数据输入模块和hash表、word表存储模块相连，hash表和匹配比较模块相连，word表存储模块和匹配比较模块相连，匹配比较模块和后向查找模块、数据格式输出模块相连，数据格式输出模块与压缩加密接口模块相连，压缩加密接口模块与加密处理模块相连；每个时钟均读入数据然后进行计算处理；

所述数据输入模块用于将未压缩的数据输入到压缩核中，同时生成地址供后续模块查找数据所在位置，同时将数据移位生成32比特的数据，地址移位供后续模块使用；

所述hash表和word表存储模块用于存储输入的数据地址及其对应的数据，使用双口RAM来实现，两个表的地址为输入的数据乘上hash常数截断位数所得出来的；

所述匹配比较模块用于比较新输入的数据和两个表中存储的旧数据是否发生了匹配；

所述后向查找模块指的是当发生匹配时，需要找到最大匹配长度，继续输入新的数据，并与表中的数据对比，如果还一致则匹配长度加一，直到最后数据不匹配为止；

所述数据格式输出模块即按照修改后的LZ4格式输出字符；

所述压缩加密接口模块指的是将数据位宽匹配并且完成后续加密电路所要求的标志位设置；

所述加密处理模块指的是使用AES算法进行数据的加密；

整体压缩加密电路的操作步骤，具体如下：

步骤一：连续读入4个字节，组成32位数据data，并生成数据地址ip；

步骤二：将32位数据乘上hash常数，计算hash值；

步骤三：将hash值作为表的地址查找hash表中的数据，赋值为forip，并且在hash表中存入数据地址ip；

步骤四：根据forip查找相对应的数据forward_data；

步骤五：根据ip和forip、data和forward_data判断是否发生匹配，如果匹配转到步骤六，否则转到步骤一；

步骤六：发生匹配后进行后向匹配，往后进行匹配比较，找到最大的匹配长度；

步骤七：计算令牌Token、不可匹配字符长度literal_length、最大匹配字符长度match_length、偏移位置offset，并且按照LZ4的序列格式输出数据；

步骤八：将压缩输出的数据缓存到FIFO中，输出128位待加密明文数据；

步骤九：读入种子密钥，然后进行密钥编排，生成10轮子密钥；

步骤十：对明文数据进行初始轮密钥加；

步骤十一：对中间数据进行轮变换，包括字节代替、行移位、列混合、轮密钥加，中间轮变换共进行九轮；

步骤十二：对中间数据进行最终轮变换，包括字节代替、行移位、轮密钥加变换；

步骤十三：将加密后的数据输出。

2.如权利要求1所述的一种数据压缩加密电路，其特征在于，所述hash表和word表存储模块中，hash表大小为32k×25比特，用于存储数据的地址，word表存储模块大小为32k×32比特，用于存储移位后的数据。

3.如权利要求2所述的一种数据压缩加密电路，其特征在于，所述压缩加密接口模块的数据位宽的匹配采用FIFO模块，将输入的16位压缩数据组成128位的数据，送入加密核进行数据加密。

4.如权利要求3所述的一种数据压缩加密电路，其特征在于，所述加密处理模块中，密钥长度和分组长度均为128位；加密工作方式为CBC密文块链接模式，在CBC模式中，第一个明文分组与初始矢量IV相异或，然后再进行分组加密，后面的明文也要和前一密文相异或，然后进行分组加密，形成一条加密链，这样明文和密文之间的顺序不再有固定的关系。

5.如权利要求4所述的一种数据压缩加密电路，其特征在于hash计算，利用FPGA的并行性，在后向匹配时仍进行hash值的计算。

6.如权利要求5所述一种数据压缩加密电路，其特征在于，将不可匹配字符分成若干段，以达到实时处理的目的。

7.如权利要求6所述一种数据压缩加密电路，其特征在于，采用乒乓优化技术分时处理数据。

Images