CN105281728B - 半导体装置 - Google Patents

Abstract

本发明公开了一种半导体装置，包括多个熔丝闩锁电路、一电压监视电路及一闩锁控制电路。熔丝闩锁电路依序传递一第一控制电压及一第二控制电压。熔丝闩锁电路分别依据一熔丝开关的导通状态决定一预设数据电压，并且分别依据第一控制电压及第二控制电压输出对应的预设数据电压。电压监视电路接收这些熔丝闩锁电路所传送的第一控制电压及第二控制电压，且对应地提供一控制回馈电压。闩锁控制电路提供第一控制电压至这些熔丝闩锁电路，并且依据控制回馈电压提供第二控制电压至这些熔丝闩锁电路。本发明能降低半导体装置的误动作的可能性。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，且特别涉及一种具有熔丝开关的半导体装置。

背景技术

近年来，半导体装置的电路复杂度越来越高，由于电路运作的需求，半导体装置通常经由多个熔丝闩锁电路提供需调整或设定的的参数，例如内部时序、供给电压电平、芯片识别码、维修信息等。因此，如何使熔丝闩锁电路在开机时正常运作成为设计半导体装置的一个重点。

发明内容

本发明提供一种半导体装置，可降低半导体装置的误动作的可能性。

本发明的半导体装置，包括多个熔丝闩锁电路、一电压监视电路及一闩锁控制电路。熔丝闩锁电路分别具有一熔丝开关。熔丝闩锁电路共同接收一第一控制电压及一第二控制电压且依序传递第一控制电压及第二控制电压。熔丝闩锁电路分别依据熔丝开关的导通状态决定一预设数据电压，并且依据第一控制电压及第二控制电压输出预设数据电压。电压监视电路耦接这些熔丝闩锁电路的一最后熔丝闩锁电路，以接收第一控制电压及第二控制电压，且对应地提供一控制回馈电压。闩锁控制电路耦接这些熔丝闩锁电路及电压监视电路，以接收控制回馈电压。闩锁控制电路提供一第一控制电压至这些熔丝闩锁电路，并且依据控制回馈电压提供第二控制电压至这些熔丝闩锁电路。

在本发明的一实施例中，电压监视电路的电路结构相同于这些熔丝闩锁电路的电路结构。并且，电压监视电路与这些熔丝闩锁电路分别包括一电压预设单元、一电压锁定单元及一电压输出单元。电压预设单元具有熔丝开关且接收第一控制电压及第二控制电压，以及提供一第一参考电压。电压预设单元依据第一控制电压对一第一参考电压进行预充电，且依据熔丝开关的导通状态及第二控制电压设定第一参考电压。电压锁定单元耦接电压预设单元以接收第一参考电压，以提供一第二参考电压。电压输出单元耦接电压锁定单元以接收第二参考电压，以提供预设数据电压或控制回馈电压。

在本发明的一实施例中，第二参考电压反相于第一参考电压，预设数据电压反相于第二参考电压。

在本发明的一实施例中，电压预设单元包括一第一晶体管、一第二晶体管及熔丝开关。第一晶体管的一第一端接收一电源电压，第一晶体管的一控制端接收第一控制电压，第一晶体管的一第二端提供第一参考电压。第二晶体管的一第一端耦接第一晶体管的第二端，第二晶体管的一控制端接收第二控制电压。熔丝开关耦接于第二电晶的一第二端与一接地电压之间。

在本发明的一实施例中，电压锁定单元包括一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管。第三晶体管的一第一端接收一电源电压，第三晶体管的一控制端接收第二参考电压，第三晶体管的一第二端耦接第一参考电压。第四晶体管的一第一端耦接第三晶体管的第二端，第四晶体管的一控制端耦接第三晶体管的控制端，第四晶体管的一第二端接收一接地电压。第五晶体管的一第一端接收电源电压，第五晶体管的一控制端接收第一参考电压，第五晶体管的一第二端提供第二参考电压。第六晶体管的一第一端耦接第五晶体管的第二端，第六晶体管的一控制端耦接第五晶体管的控制端，第六晶体管的一第二端接收接地电压。

在本发明的一实施例中，电压锁定单元更包括一第七晶体管。第七晶体管的一第一端耦接第四晶体管的第二端，第七晶体管的一控制端接收第一控制电压，第七晶体管的一第二端接收接地电压。

在本发明的一实施例中，电压输出单元包括一第八晶体管及一第九晶体管。第八晶体管的一第一端接收一电源电压，第八晶体管的一控制端接收第二参考电压，第八晶体管的一第二端提供预设数据电压或控制回馈电压。第九晶体管的一第一端耦接第八晶体管的第二端，第九晶体管的一控制端耦接第八晶体管的控制端，第九晶体管的一第二端接收一接地电压。

在本发明的一实施例中，电压监视电路的熔丝开关为一高阻抗状态。

在本发明的一实施例中，闩锁控制电路包括一控制信号产生单元及一信号延迟单元。控制信号产生单元，接收一电源电压以提供第一控制电压。信号延迟单元耦接控制信号产生单元以接收第一控制电压，且接收控制回馈电压，以依据控制回馈电压决定是否输出第一控制电压作为第二控制电压。

在本发明的一实施例中，信号延迟单元包括一第一反相器、一第二反相器、一第三反相器及一与非门。第一反相器的输入端接收第一控制电压。第二反相器的输入端耦接第一反相器的输出端。与非门的一第一输入端耦接第二反相器的输出端，与非门的一第二输入端接收控制回馈电压。第三反相器的输入端耦接与非门的输出端，第三反相器的输出端提供第二控制电压。

在本发明的一实施例中，第一控制电压的致能时间点早于第二控制电压的致能时间点。

在本发明的一实施例中，第一控制电压的致能时间点与第二控制电压的致能时间点相差于一预设时间。

基于上述，本发明实施例的半导体装置，其电压监视电路监视第一控制电压且对应地设定控制回馈电压的电压电平，而闩锁控制电路依据控制回馈电压的电压电平调整第二控制电压的脉波时序，以避免第二控制电压的脉波时序的设定错误导致最后熔丝闩锁电路无法正常运作。藉此，熔丝闩锁电路在开机时可正常地运作，进而降低半导体装置的误动作的可能性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的半导体装置的系统示意图。

图2为依据本发明一实施例的半导体装置的驱动波形示意图。

图3为依据本发明一实施例的熔丝闩锁电路/电压监视电路的电路示意图。

图4为依据本发明另一实施例的熔丝闩锁电路/电压监视电路的电路示意图。

图5为依据本发明一实施例的闩锁控制电路的系统示意图。

图6为依据本发明一实施例的信号延迟单元的电路示意图。

其中，附图标记说明如下：

100：半导体装置

110：主功能电路

120、120x：熔丝闩锁区块

121、300、400：熔丝闩锁电路

130：电压监视电路

140：闩锁控制电路

310：电压预设单元

320、420：电压锁定单元

330：电压输出单元

510：控制信号产生单元

520：信号延迟单元

C：电容

FS1：熔丝开关

GND：接地电压

INT1～INT3：反相器

M1～M9：晶体管

NAND：与非门

NSET、NSETx：及第二控制电压

PSET、PSETx：第一控制电压

TDL：信号延迟时间

TPS：预设时间

VDPS：预设数据电压

VFC：控制回馈电压

VH：高电压电平

VL：低电压电平

VPP：电源电压

VRF1：第一参考电压

VRF2：第二参考电压

具体实施方式

图1为依据本发明一实施例的半导体装置的系统示意图。请参照图1，在本实施例中，半导体装置100包括主功能电路110、多个熔丝闩锁区块120、电压监视电路130及闩锁控制电路140。其中，主功能电路110的电路类型可对应半导体装置100的类型而定。例如，当半导体装置100为微控制器，则主功能电路110可以是控制电路；当半导体装置100为存储器，则主功能电路110可以是存储器元件及其驱动/控制电路，其余则以此类推，本发明实施例不以此为限。

各个熔丝闩锁区块120分别包括多个熔丝闩锁电路121，并且各个熔丝闩锁电路121分别具有一熔丝开关(于稍后说明)。这些熔丝闩锁电路121彼此串接以共同接收第一控制电压PSET及第二控制电压NSET且依序传递第一控制电压PSET及第二控制电压NSET。各个熔丝闩锁电路121分别依据熔丝开关的导通状态提供预设数据电压VDPS，并且依据第一控制电压PSET及第二控制电压NSET输出预设数据电压VDPS至主功能电路110。

在本实施例中，各个预设数据电压VDPS可代表一个位元(bit)的数据，并且熔丝闩锁区块120的熔丝闩锁电路121的数量可依据电路设计需求而调整，例如当一个熔丝闩锁区块120提供一个位元组(Byte)时，则熔丝闩锁区块120的熔丝闩锁电路121的数量为8，但本发明实施例不以此为限。

电压监视电路130例如耦接最后熔丝闩锁区块120x的最后熔丝闩锁电路121以接收第一控制电压PSETx及第二控制电压NSETx，且对应地提供控制回馈电压VFC，以透过控制回馈电压VFC的电压电平变化表示第二控制电压NSETx是否达到高电压电平。闩锁控制电路140耦接这些熔丝闩锁区块120及电压监视电路130，并且接收电源电压VPP及控制回馈电压VFC。闩锁控制电路140依据电源电压VPP提供第一控制电压PSET至这些熔丝闩锁区块120，并且依据控制回馈电压VFC提供第二控制电压NSET至这些熔丝闩锁区块120的熔丝闩锁电路121。

在本实施例中，由于线路阻抗及电路中等效电容的影响，会造成信号传递的延迟，亦即第一控制电压PSET及PSETx的波形无法完全相同，并且第二控制电压NSET及NSETx的波形无法完全相同，以致于熔丝闩锁区块120x的运作时序不同于第1个熔丝闩锁区块120。此时，透过控制回馈电压VFC的电压电平变化，闩锁控制电路140可准确地掌控第二控制电压NSET的信号延迟，进而准确地调整第二控制电压NSET的脉波时序，以避免第二控制电压NSET的脉波时序的设定错误导致熔丝闩锁区块120x的熔丝闩锁电路121无法正常运作。藉此，熔丝闩锁电路121在开机时可正常地运作，进而降低半导体装置100的主功能电路110误动作的可能性。

在本发明的一实施例中，电压监视电路130的电路结构相同于熔丝闩锁区块120的熔丝闩锁电路121的电路结构，但本发明实施例不以此为限。

图2为依据本发明一实施例的半导体装置的驱动波形示意图。请参照图1及图2，其中相同或相似元件使用相同或相似标号。在本实施例中，当闩锁控制电路140接收到电源电压VPP时，亦即电源电压VPP准备就绪，会依据电源电压VPP提供为高电压电平VH的第一控制电压PSET至这些熔丝闩锁区块120，以初始化熔丝闩锁区块120的熔丝闩锁电路121。并且，由于线路及等效电容所造成的信号延迟，熔丝闩锁区块120会分时初始化。并且，在第一控制电压PSET由低电压电平VL改变至高电压电平VH且经过一预设时间TPS时，闩锁控制电路140提供第二控制电压NSET至这些熔丝闩锁区块120，亦即第二控制电压NSET由低电压电平VL改变至高电压电平VH。

接着，当第二控制电压NSETx达到高电压电平VH的等效电压范围时，控制回馈电压VFC由高电压电平VH改变至低电压电平VL以表示第二控制电压NSETx可视为已达到高电压电平。接着，闩锁控制电路140会将第二控制电压NSET由高电压电平VH改变至低电压电平VL。依据上述，由于控制回馈电压VFC的电压电平变化已考虑线路的信号延迟时间TDL，因此第二控制电压NSET的电压电平也会对应信号延迟时间TDL而变化，以致于第二控制电压NSETx有足够时间充电至高电压电平VH。藉此，熔丝闩锁区块120的熔丝闩锁电路121在开机时会正常地运作，以避免提供错误的预设数据电压VDPS至主功能电路110。

依据上述，第一控制电压PSET的致能时间点早于第二控制电压NSET的致能时间点，亦即第一控制电压PSET切换至高电压电平VH后，第二控制电压NSET才切换至高电压电平VH。并且，第一控制电压PSET的致能时间点与第二控制电压NSET的致能时间点相差于一预设时间TPS。其中，预设时间TPS可依据电路设计需求而定，本发明实施例不以此为限。

图3为依据本发明一实施例的熔丝闩锁电路/电压监视电路的电路示意图。请参照图1及图3，在本实施例中，假设电压监视电路130的电路结构相同于熔丝闩锁区块120的熔丝闩锁电路121的电路结构，亦即如熔丝闩锁电路300所示。其中，熔丝闩锁电路300例如包括电压预设单元310、电压锁定单元320及电压输出单元330。

在本实施例中，电压预设单元310具有熔丝开关(即FS1)且接收第一及第二控制电压(PSET,NSET)，以及提供第一参考电压VRF1。电压预设单元310依据第一控制电压PSET对第一参考电压VRF1进行预充电，且依据第二控制电压NSET及熔丝开关FS1的导通状态设定第一参考电压VRF1。电压锁定单元320耦接电压预设单元310以接收第一参考电压VRF1，以对应第一参考电压VRF1提供第二参考电压VRF2，并且接收第一控制电压PSET，以依据第一控制电压PSET锁定第二参考电压VRF2。电压输出单元330耦接电压锁定单元320以接收第二参考电压VRF2，以依据第二参考电压VRF2提供预设数据电压VDPS或控制回馈电压VFC。

进一步来说，电压预设单元310包括熔丝开关FS1、晶体管M1及M2(对应第一晶体管至第二晶体管)，其中晶体管M1例如为P型晶体管，晶体管M2例如为N型晶体管。晶体管M1的源极(对应第一端)接收电源电压VPP，晶体管M1的栅极(对应控制端)接收第一控制电压PSET，晶体管M1的漏极(对应第二端)提供第一参考电压VRF1。晶体管M2的漏极(对应第一端)耦接晶体管M1的漏极，晶体管M2的栅极(对应控制端)接收第二控制电压NSET。熔丝开关FS1耦接于晶体管M2的源极(对应第二端)与接地电压GND之间。

请参照图2及图3，当第一控制电压PSET为低电压电平VL时，晶体管M1会导通，以利用电源电压VPP对第一参考电压VRF1进行预充电。当第二控制电压NSET为低电压电平VL时，晶体管M2不会导通，以致于第一参考电压VRF1不受熔丝开关FS1的影响。当第一控制电压PSET为高电压电平VH时，晶体管M1不会导通，而第一参考电压VRF1的电压电平会维持不变。

当第二控制电压NSET为高电压电平VH时，晶体管M2会导通，以致于第一参考电压VRF1的电压电平会受熔丝开关FS1的影响。换言之，当熔丝开关FS1为短路时，第一参考电压VRF1的电压电平会为接地电压GND(可视为低电压电平)；当熔丝开关FS1为开路时，第一参考电压VRF1的电压电平会为电源电压VPP(可视为高电压电平)。当第二控制电压NSET再度为低电压电平VL时，晶体管M2不会导通，以致于第一参考电压VRF1的电压电平不再受熔丝开关FS1的影响。

电压锁定单元320包括晶体管M3～M7(对应第三晶体管至第七晶体管)，其中晶体管M3、M5例如为P型晶体管，晶体管M4、M6、M7例如为N型晶体管。晶体管M3的源极(对应第一端)接收电源电压VPP，晶体管M3的栅极(对应控制端)接收第二参考电压VRF2，晶体管M3的漏极(对应第二端)接收第一参考电压VRF1。晶体管M4的漏极(对应第一端)耦接晶体管M3的漏极，晶体管M4的栅极(对应控制端)耦接晶体管M3的栅极，晶体管M4的源极(对应第二端)耦接晶体管M7的漏极(对应第一端)。晶体管M5的源极(对应第一端)接收电源电压VPP，晶体管M5的栅极(对应控制端)接收第一参考电压VRF1，晶体管M5的漏极(对应第二端)提供第二参考电压VRF2。晶体管M6的漏极(对应第一端)耦接晶体管M5的漏极，晶体管M6的栅极(对应控制端)耦接晶体管M5的栅极，晶体管M6的源极(对应第二端)接收接地电压GND。晶体管M7的栅极(对应控制端)接收第一控制电压PSET，晶体管M7的源极(对应第二端)接收接地电压GND，亦即晶体管M4的源极可透过晶体管M7接收接地电压GND。

当第一控制电压PSET为低电压电平VL时，晶体管M7不会导通，以致于第一参考电压VRF1不会被M4及M7影响；当第一控制电压PSET为高电压电平VH时，晶体管M7会导通，以致于晶体管M3、M4及M7可锁定第一参考电压VRF1。并且，当第一参考电压VRF1为高电压电平时，晶体管M5不会导通，但晶体管M6会导通，以致第二参考电压VRF2的电压电平会为接地电压GND(可视为低电压电平)。接着，晶体管M3会导通，而晶体管M4不会导通，以锁定第一参考电压VRF1为高电压电平(即电源电压VPP)。当第一参考电压VRF1为低电压电平时，晶体管M5会导通，但晶体管M6不会导通，以致第二参考电压VRF2的电压电平会为电源电压VPP(可视为高电压电平)。接着，晶体管M3不会导通，而晶体管M4会导通，以锁定第一参考电压VRF1为低电压电平(即接地电压GND)。

电压输出单元330包括晶体管M8及M9(对应第八晶体管至第九晶体管)，其中晶体管M8例如为P型晶体管，晶体管M9例如为N型晶体管。晶体管M8的源极(对应第一端)接收电源电压VPP，晶体管M8的栅极(对应控制端)接收第二参考电压VRF2，晶体管M8的漏极(对应第二端)提供预设数据电压VDPS或控制回馈电压VFC。晶体管M9的漏极(对应第一端)耦接晶体管M8的漏极，晶体管M9的栅极(对应控制端)耦接晶体管M8的栅极，晶体管M9的源极(对应第二端)接收接地电压。

当第二参考电压VRF2为高电压电平时，晶体管M8不会导通，但晶体管M9会导通，以致预设数据电压VDPS或控制回馈电压VFC的电压电平会为接地电压GND(可视为低电压电平)。当第二参考电压VRF2为低电压电平时，晶体管M8会导通，但晶体管M9不会导通，以致预设数据电压VDPS或控制回馈电压VFC的电压电平会为电源电压VPP(可视为高电压电平)。

依据上述，第二参考电压VRF2会反相于第一参考电压VRF1，且预设数据电压VDPS及控制回馈电压VFC反相于第二参考电压VRF2。并且，电压监视电路(如130)中的熔丝开关FS1可透过烧断不完全而呈现高阻抗状态，或用另一高阻抗元件替换原本熔丝开辟FS1藉此降低第一参考电压VRF1的放电速度，以延后控制回馈电压VFC的切换时间点。并且，藉由延后控制回馈电压VFC的切换时间点，可使熔丝闩锁区块120x中的熔丝闩锁电路121具有较多的电路运作时间。

图4为依据本发明另一实施例的熔丝闩锁电路/电压监视电路的电路示意图。请参照图3及图4，在本实施例中，熔丝闩锁电路400大至相同于熔丝闩锁电路300，其不同之处在于电压锁定单元420。在本实施例中，电压锁定单元420并未配置晶体管M7，因此电压锁定单元420可随时锁定第一及第二参考电压(如VRF1、VRF2)。

图5为依据本发明一实施例的闩锁控制电路的系统示意图。请参照图1及图5，在本实施例中，闩锁控制电路140例如包括控制信号产生单元510及信号延迟单元520。控制信号产生单元510接收电源电压VPP以依据电源电压VPP提供第一控制电压PSET。信号延迟单元520耦接控制信号产生单元510以接收第一控制电压PSET，且接收控制回馈电压VFC，以依据控制回馈电压VFC决定是否输出第一控制电压PSET作为第二控制电压NSET。

图6为本发明一实施例的信号延迟单元的电路示意图。请参照图5及图6，在本实施例中，信号延迟单元520例如包括反相器INT1～INT3(对应第一反相器至第三反相器)、电容C及与非门NAND1。反相器INT1的输入端接收第一控制电压PSET。电容C耦接于反相器INT1的输出端与接地电压GND之间。反相器INT2的输入端耦接反相器INT1的输出端。与非门NAND1的第一输入端A耦接反相器INT2的输出端，与非门NAND1的第二输入端B接收控制回馈电压VFC。反相器INT3的输入端耦接与非门NAND1的输出端，反相器INT3的输出端提供第二控制电压NSET。

综上所述，本发明实施例的半导体装置，其电压监视电路监视第一控制电压且对应地设定控制回馈电压的电压电平，而闩锁控制电路依据控制回馈电压的电压电平调整第二控制电压的脉波时序，以避免第二控制电压的脉波时序的设定错误导致熔丝最后闩锁区块的熔丝闩锁电路无法运作。藉此，熔丝闩锁电路在开机时可正常地运作，降低本装置的主功能电路误动作的可能性。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (13)

1.一种半导体装置，包括：

多个熔丝闩锁电路，分别具有一熔丝开关，该些熔丝闩锁电路共同接收一第一控制电压及一第二控制电压且依序传递该第一控制电压及该第二控制电压，该些熔丝闩锁电路分别依据该熔丝开关的导通状态决定一预设数据电压，并且依据该第一控制电压及该第二控制电压输出该预设数据电压；

一电压监视电路，耦接该些熔丝闩锁电路的一最后熔丝闩锁电路，以接收该第一控制电压及该第二控制电压，且对应地提供一控制回馈电压；以及

一闩锁控制电路，耦接该些熔丝闩锁电路及该电压监视电路，以接收该控制回馈电压，该闩锁控制电路提供该第一控制电压至该些熔丝闩锁电路，并且依据该控制回馈电压提供该第二控制电压至该些熔丝闩锁电路。

2.如权利要求1所述的半导体装置，其中该电压监视电路的电路结构相同于该些熔丝闩锁电路的电路结构。

3.如权利要求2所述的半导体装置，其中该电压监视电路与该些熔丝闩锁电路分别包括：

一电压预设单元，具有该熔丝开关且接收该第一控制电压及该第二控制电压，以及提供一第一参考电压，该电压预设单元依据该第一控制电压对一第一参考电压进行预充电，且依据该熔丝开关的导通状态及该第二控制电压设定该第一参考电压；

一电压锁定单元，耦接该电压预设单元以接收该第一参考电压，以提供一第二参考电压；以及

一电压输出单元，耦接该电压锁定单元以接收该第二参考电压，以提供该预设数据电压或该控制回馈电压。

4.如权利要求3所述的半导体装置，其中该第二参考电压反相于该第一参考电压，该预设数据电压反相于该第二参考电压。

5.如权利要求3所述的半导体装置，其中该电压预设单元包括：

一第一晶体管，该第一晶体管的一第一端接收一电源电压，该第一晶体管的一控制端接收该第一控制电压，该第一晶体管的一第二端提供该第一参考电压；

一第二晶体管，该第二晶体管的一第一端耦接该第一晶体管的该第二端，该第二晶体管的一控制端接收该第二控制电压；以及

该熔丝开关，耦接该第二晶体管的一第二端与一接地电压之间。

6.如权利要求3所述的半导体装置，其中该电压锁定单元包括：

一第三晶体管，该第三晶体管的一第一端接收一电源电压，该第三晶体管的一控制端接收该第二参考电压，该第三晶体管的一第二端耦接该第一参考电压；

一第四晶体管，该第四晶体管的一第一端耦接该第三晶体管的该第二端，该第四晶体管的一控制端耦接该第三晶体管的该控制端，该第四晶体管的一第二端接收一接地电压；

一第五晶体管，该第五晶体管的一第一端接收该电源电压，该第五晶体管的一控制端接收该第一参考电压，该第五晶体管的一第二端提供该第二参考电压；以及

一第六晶体管，该第六晶体管的一第一端耦接该第五晶体管的该第二端，该第六晶体管的一控制端耦接该第五晶体管的该控制端，该第六晶体管的一第二端接收该接地电压。

7.如权利要求6所述的半导体装置，其中该电压锁定单元更包括：

一第七晶体管，该第七晶体管的一第一端耦接该第四晶体管的该第二端，该第七晶体管的一控制端接收该第一控制电压，该第七晶体管的一第二端接收该接地电压。

8.如权利要求3所述的半导体装置，其中该电压输出单元包括：

一第八晶体管，该第八晶体管的一第一端接收一电源电压，该第八晶体管的一控制端接收该第二参考电压，该第八晶体管的一第二端提供该预设数据电压或该控制回馈电压；以及

一第九晶体管，该第九晶体管的一第一端耦接该第八晶体管的该第二端，该第九晶体管的一控制端耦接该第八晶体管的该控制端，该第九晶体管的一第二端接收一接地电压。

9.如权利要求3所述的半导体装置，其中该电压监视电路的该熔丝开关为一高阻抗状态。

10.如权利要求1所述的半导体装置，其中该闩锁控制电路包括：

一控制信号产生单元，接收一电源电压以提供该第一控制电压；

一信号延迟单元，耦接该控制信号产生单元以接收该第一控制电压，且接收该控制回馈电压，以依据该控制回馈电压决定是否输出该第一控制电压作为该第二控制电压。

11.如权利要求10所述的半导体装置，其中该信号延迟单元包括：

一第一反相器，该第一反相器的输入端接收该第一控制电压；

一第二反相器，该第二反相器的输入端耦接该第一反相器的输出端；

一与非门，该与非门的一第一输入端耦接该第二反相器的输出端，该与非门的一第二输入端接收该控制回馈电压；

一第三反相器，该第三反相器的输入端耦接该与非门的输出端，该第三反相器的输出端提供该第二控制电压。

12.如权利要求1所述的半导体装置，其中该第一控制电压的致能时间点早于该第二控制电压的致能时间点。

13.如权利要求12所述的半导体装置，其中该第一控制电压的致能时间点与该第二控制电压的致能时间点相差于一预设时间。