CN105279136B - 基于多核dsp多路信号的实时并行频域分析方法与系统 - Google Patents
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Abstract
本发明提供了一种基于多核DSP多路信号的实时并行频域分析方法与系统，涉及数字信息技术处理领域。该实时频域分析方法应用于基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器，数据发送器与多核数字信号处理器预建立通信连接。本发明实施例提供的基于多核DSP多路信号的实时并行频域分析方法与系统，通过矩阵转置算法对每帧数据进行排序，使得待处理帧数据在物理地址上连续存放，通过将多帧数据进行分组后由多核数字信号处理器的多个计算核并行处理，从而降低了每个计算核的负载，提高了频域分析的计算效率。
Description
技术领域
本发明涉及数字信息技术处理领域，具体而言，涉及基于多核DSP多路信号的实时并行频域分析方法与系统。
背景技术
在短波、超短波的数字侦察接收机中，往往需要同时对多路窄带信号进行分析获取有效的信息。现有技术主要是利用单核数字信号处理器同时处理多路窄带信号，处理程序非常复杂，且处理速度、带宽受到很多限制，不适用于复杂的算法。随着信号处理对于信号处理器的处理性能的需求越来越高，需要一种高处理能力、大通信带宽、大容量缓存的数字信号处理器和数字信号处理方式，从而提高信号处理能力。
发明内容
有鉴于此，本发明实施例的目的在于提供一种基于多核DSP多路信号的实时并行频域分析方法与系统，以改善上述的问题。
第一方面，本发明实施例提供了一种基于多核DSP多路信号的实时并行频域分析方法，应用于基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器，所述数据发送器与所述多核数字信号处理器预建立通信连接，所述方法包括：
所述数据发送器发送多帧数据至所述多核数字信号处理器；
所述多核数字信号处理器接收所述数据发送器发送的多帧数据；
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序；
所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出。
结合第一方面的第一种可能实施的方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，在所述多核数字信号处理器接收所述数据发送器发送的多帧数据之前，所述方法还包括：
在所述数据发送器发送多帧数据至所述多核数字信号处理器之前，所述方法还包括：
所述数据发送器发送数据发送通知信息至所述多核数字信号处理器；
所述多核数字信号处理器接收所述数据发送器发送的数据发送通知信息；
所述多核数字信号处理器判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值；
如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则所述多核数字信号处理器发送反馈信息至所述数据发送器；
所述数据发送器接收所述多核数字信号处理器发送的反馈信息；
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序，包括：
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区。
结合第一方面的第一种可能实施的方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出之前，所述方法还包括：
所述多核数字信号处理器判断输出环形缓冲区的存储容量值是否小于预设的输出存储容量值；
所述所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出，包括：
如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果；
所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出。
结合第一方面的第二种可能实施的方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述系统还包括数据显示器，所述数据显示器与所述数字信号处理器预建立通信连接，
所述所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出，包括：
所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
结合第一方面的第三种可能实施的方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述所述多核数字信号处理器接收所述数据发送器发送的多帧数据，包括：
所述多核数字信号处理器通过RapidIO接口接收所述数据发送器发送的多帧数据；
所述所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示，包括：
所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，将所述实时频域分析结果通过以太网端发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
第二方面，本发明实施例还提供了一种基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器，所述数据发送器与所述多核数字信号处理器预建立通信连接；
所述数据发送器，用于发送多帧数据至所述多核数字信号处理器；
所述多核数字信号处理器，用于接收所述数据发送器发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将所述实时频域分析结果发出。
结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，所述数据发送器具体用于发送数据发送通知信息至所述多核数字信号处理器，并接收所述多核数字信号处理器发送的反馈信息，并在接收到所述反馈信息后发送多帧数据至所述多核数字信号处理器；
所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则发送反馈信息至所述数据发送器，并接收所述数据发送器在接收到所述反馈信息后发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，将排序后的多帧数据平均分组为多组数据，并将分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果，将所述实时频域分析结果发出。
结合第二方面的第一种可能实施的方式，本发明实施例提供了第二方面的第二种可能的实施方式，其中，所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出。
结合第二方面的第二种可能实施的方式，本发明实施例提供了第二方面的第三种可能的实施方式，其中，所述系统还包括数据显示器，所述数据显示器与所述数字信号处理器预建立通信连接，
所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则发送反馈信息至所述数据发送器，并接收所述数据发送器在接收到所述反馈信息后发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，将排序后的多帧数据平均分组为多组数据，并将分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果，将所述实时频域分析结果发送至所述数字显示器；
所述数据显示器，用于接收所述多核数字信号处理器发出的实时频域分析结果，所述实时频域分析结果通过所述数据显示器显示。
结合第二方面的第三种可能实施的方式，本发明实施例提供了第二方面的第四种可能的实施方式，其中，所述多核数字信号处理器，具体用于通过RapidIO接口接收所述数据发送器发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果通过以太网端发送至所述数据显示器。
相对于现有技术，本发明实施例具有以下有益效果：本发明实施例提供的基于多核DSP多路信号的实时并行频域分析方法与系统，通过矩阵转置算法对每帧数据进行排序，使得待处理帧数据在物理地址上连续存放，通过将多帧数据进行分组后由多核数字信号处理器的多个计算核并行处理，从而降低了每个计算核的负载，提高了频域分析的计算效率。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本发明实施例所提供的一种多核数字信号处理器的原理示意图；
图2示出了本发明实施例所提供的基于多核DSP多路信号的实时并行频域分析系统的原理示意图；
图3示出了本发明实施例所提供的基于多核DSP多路信号的实时并行频域分析方法的流程示意图；
图4示出了本发明实施例所提供的基于多核DSP多路信号的实时并行频域分析方法的流程示意图。
主要元件符号说明：帧数据接收模块101，数据处理模块102，数据发送模块103，数据发送器201，多核数字信号处理器202，数据显示器203。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在短波、超短波的数字侦察接收机中，往往需要同时对多路窄带信号进行分析获取有效的信息。现有技术主要是利用单核数字信号处理器同时处理多路窄带信号，处理程序非常复杂，且处理速度、带宽受到很多限制，不适用于复杂的算法。随着信号处理对于信号处理器的处理性能的需求越来越高，需要一种高处理能力、大通信带宽、大容量缓存的数字信号处理器和数字信号处理方式，从而提高信号处理能力。
有鉴于此，发明人经过长期观察和研究发现，提供了一种基于多核DSP多路信号的实时并行频域分析方法与系统。
下面通过具体的实施例子并结合附图对本发明做进一步的详细描述。
参阅图1，本发明实施例提供了一种多核数字信号处理器，多核数字信号处理器应用于实时频域分析系统，所述系统包括数据发送器201以及多核数字信号处理器202，多核数字信号处理器为8核多核数字信号处理器，包括1个主核和7个从核，每个内核的频率为1.25GHz，可提供高达40GB/s MAC定点运算和20GB FLOP浮点运算能力。芯片的每个运算核拥有独立32KB L1P Cache、32KB L1D Cache以及512KB L2RAM；片内4MB共享缓存，以及片外DDR3存储器。所述多核数字信号处理器包括：
帧数据接收模块101，用于接收多帧数据，并通过矩阵转置算法对每帧数据进行排序。
帧数据接收模块101可使用EDMA3(高效率数据传输模块)，将每帧数据做数据重排。EDMA3是第三代增强型直接内存存取技术，支持一维(数组)传输、二维(帧数据)传输和三维(数据块)传输，这3种传输都可通过一次CPU触发(写入相应寄存器)或事件触发完成。本发明实施例实际使用的为三维数据排序。帧数据中的三维分别为FFT组数(通道数×距离门数)，每组FFT点数(Tr个数)，以及每个点是I、Q两路32bit数据。排序的目的是将每组数据在物理空间上是连续排布的，以便后续数据处理模块进行连续数据读取。为了实现三维数据排序，需要正确地EDMA3配置的参数，具体配置如下：
OPT：通道选择参数；
SRC：源地址；
DST：目标地址；
ACNT：以字节为单位的元素的大小，例如，I、Q两路32bit数据的大小为4；
BCNT：一帧中的元素的个数，例如，源数据每个Tr共有通道数×距离门数个元素；
CCNT：帧个数，例如，源数据的Tr数；
SRCBIDX：元素的大小；
DSTBIDX:CCNT×ACNT；
SRCCDX:ACNT×BCNT；
DSTCIDX:ACNT；
其他参数默认即可。
数据处理模块102，包括一个主核与多个从核，所述主核用于根据所述主核和所述从核的总数量，将排序后的多帧数据平均分组为多组数据，且所述主核、每个所述从核有且仅有一组数据，所述主核、每个所述从核对分发到的一组数据进行实时并行频域分析。
本实施例提供的为包括1个主核和7个从核的多核数字信号处理器，例如一帧数据包括24个字节，则主核与从核分别分发有3个字节的帧数据。具体执行步骤如下：
主核(Core 0)线程：1)主核根据所述主核和所述从核的总数量，将计算任务和数据平均分组，启动多核并行计算；2)主核发送MessageQ IPC给所有的从核通知每个从核处于Idle(空闲)状态；3)主核等待所有的从核处于Idle状态，完成第一次同步；4)主核发送MessageQ IPC给所有的从核，将计算任务和数据分发给每个从核，通知从核开始执行频域分析任务。5)主核使用EDMA3分次从DDR3(三代双倍数据率同步动态随机存取存储器)提取一组待处理数到L2；6)主核执行属于自己分组的频域分析；7)主核使用EDMA3将频谱分析结果复制到DDR3；8)主核等待所有的从核完成计算，完成第二次同步。
9)当前帧计算结束，通知数据发送模块103该帧可以执行发送，从核(Core1Core7)线程：
1)每个从核等待第一次同步命令，并发送回复通知，并处于Idle状态；2)每个从核收到执行频域分析的通知；3)每个从核使用EDMA3分次从DDR3提取一组待处理数到L2；4)每个从核执行的频域分析的操作；5)每个从核使用EDMA3将频谱分析结果复制到DDR3；6)每个从核使用MessageQ IPC通知主核计算完成。
数据发送模块103，用于将所述实时频域分析结果发出。
频域分析内容包括：加权频谱计算，信噪比，杂散计算等。数据发送模块103可将实时频域分析结果发送至数据显示器，所述实时频域分析结果通过所述数据显示器进行显示，可使得用户直观的观察到实时频域分析后的结果。
本发明实施例提供的多核数字信号处理器使用多核并行执行频域分析，首先对多路窄带信号进行分组，通过高速EDMA3分配给每个计算核；然后使用MessageQ IPC进行多核同步对多路窄带信号的实时并行频域分析。通过矩阵转置算法对每帧数据进行排序，提高了帧数据处理的效率，并且降低了CPU的负载，并且频域分析的核心计算过程在数字信号处理器的每个计算核的内部内存中完成，最大化地提高了计算效率。多核之间通过MessageQIPC通信，并充分考虑多核之间的负载均衡性，最达程度地降低了核间通信的开销；使用EDMA3完成L2与DDR之间的数据传输，保证数据能够在内部内存和外部内存之间快速的传输，从而可有效地完成对多路窄带信号的实时并行频域分析。
参阅图1，本发明实施例二提供的另一种多核数字信号处理器，包括：
帧数据接收模块101，用于接收输入数据发送通知信息，并判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值；如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收多帧数据，并通过矩阵转置算法对每帧数据进行排序，将排序后的多帧数据写入输入环形缓冲区，并发送处理通知至数据处理模块。
数据处理模块102，用于在接收到所述处理通知后，判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则所述主核根据所述主核和所述从核的总数量，将排序后的多帧数据平均分组为多组数据，且所述主核、每个所述从核有且仅有一组数据，所述主核、每个所述从核对分发到的一组数据进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并发送输出数据发送通知信息至数据发送模块103。
现有技术中在处理进行频域分析时，必须要将一组数据处理完后才会接收下一组数据，这样对数据处理的效率较慢。本实施例中，当环形缓冲区要维护两个索引，分别对应写入端(W)和读取端(R)。写入(push)的时候，先确保输入环形缓冲区没满，然后把数据复制到W所对应的元素，最后W指向下一个元素；读取(pop)的时候，先确保输入环形缓冲区没空，然后返回R对应的元素，最后R指向下一个元素。本实施例采用SYS/BIOS提供的Mailboxes控制的环形缓冲区机制，从而降低模块之间的耦合，支持模块处理和忙闲不均，最大化的提高模块之间的并行效率。具体实现方式为当帧数据接收模块101接收到数据发送器发送过来的DOORBELL信息(即输入数据发送通知信息)，意味着有新的帧数据到达。此时，帧数据接收模块101首先需要使用函数Mailbox_getNumFreeMsgs(recv)判断输出环形缓冲区是否已满(即判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值)，如果输入环形缓冲区已满，则舍弃该帧，否则若输入环形缓冲区中有空元素，则将EDMA3排序数据写入输入环形缓冲区，同时使用函数Mailbox_post(recv,&process_msg)发消息给数据处理模块，通知数据处理模块102可以开始处理此帧。这样无需等到一组数据处理完，在输入环形缓冲区未满的情况下，随时都可接收帧数据存入输入环形缓冲区，当数据处理模块102判断输出环形缓冲区未存满数据时，即读取输入环形缓冲区的帧数据，并进行频域分析，当数据处理模块102处理完一组数据后，即可直接提取输入环形缓冲区存储的帧数据再次进行频域分析，既而提高了数据处理的效率。
数据发送模块103，用于接收所述数据处理模块102发送的输出数据发送通知信息，并将所述实时频域分析结果发出。
数据发送模块103使用Mailbox_pend(send,&response_msg)循环等待可发送帧数据的到达，当数据处理模块102接收到帧数据接收模块101发送的response_msg信息(即数据发送通知信息)，此时，数据发送模块103可直接通过TCP/IP将帧数据从输出环形缓冲区发出。
较佳地，所述多核数字信号处理器还包括RapidIO接口与以太网端，
所述帧数据接收模块101，具体用于通过RapidIO接口接收多帧数据，并通过矩阵转置算法对每帧数据进行排序。
数据发送模块103，具体用于通过以太网端将所述实时频域分析结果发出。
多路窄带信号一般为多个通道、多个距离门的I、Q两路采样数据，带宽都比较高，必须使用高速的数据传输接口，实现输入数据接入。本实施例的帧数据从RapidIO接口传入，经多核数字信号处理器处理，从以太网端传出，数据传输效率非常大，实时性也高，在一定程度上保证了数据流能及时有效、正确无误传输。该多核数字信号处理器的芯片内集成了RapidIO、PCIE和以太网等高速串行接口模块，可接入基于交换的网络拓扑结构，配合TI公司提供的MathLib、DSPLib和IPC等优化库，使用多核并行处理的方法，极大地提高了信号处理的性能。
参阅图2，本发明实施例还提供了一种基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器201以及本实施例一提供的多核数字信号处理器202，所述数据发送器201与所述多核数字信号处理器202预建立通信连接。需要说明的是，本实施例所提供的基于多核DSP多路信号的实时并行频域分析系统所提供的多核数字信号处理器，其基本结构和原理及产生的技术效果和实施例一相同，为简要描述，本实施例部分未提及之处，可参考实施例一中相应内容。
所述数据发送器201，用于发送多帧数据至所述多核数字信号处理器202。
所述多核数字信号处理器202，用于接收所述数据发送器201发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出。
进一步地，所述数据发送器201，具体用于发送数据提示信息至所述多核数字信号处理器202，并接收所述多核数字信号处理器202发送的反馈信息，并在接收到所述反馈信息后发送多帧数据至所述多核数字信号处理器202。
所述多核数字信号处理器202，具体用于接收所述数据发送器201发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则发送反馈信息至所述数据发送器201，并接收所述数据发送器201在接收到所述反馈信息后发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，将排序后的多帧数据平均分组为多组数据，并将分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出。
所述多核数字信号处理器202，具体用于接收所述数据发送器201发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器201发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，将所述实时频域分析结果发出。
进一步地，所述系统还包括数据显示器203，所述数据显示器203与所述多核数字信号处理器202预建立通信连接，
所述多核数字信号处理器202，具体用于接收所述数据发送器201发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器201发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，将所述实时频域分析结果发送至数据显示器203。
所述数据显示器203，用于接收所述多核数字信号处理器202发出的实时频域分析结果，所述实时频域分析结果通过所述数据显示器203显示。
进一步地，所述多核数字信号处理器202，具体用于通过RapidIO接口接收所述数据发送器201发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器201发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果通过以太网端发送至所述数据显示器203。
本发明实施例提供的信号的实时频域分析系统，通过矩阵转置算法对每帧数据进行排序，提高了帧数据处理的效率，通过将多帧数据进行分组后由多核数字信号处理器的多个计算核并行处理，提高了计算效率，也降低了每个计算核的负载。
参阅图3，本发明实施例还提供了一种基于多核DSP多路信号的实时并行频域分析方法，应用于基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器，需要说明的是，本实施例所提供的基于多核DSP多路信号的实时并行频域分析系统所提供的多核数字信号处理器，其基本结构和原理及产生的技术效果和实施例一相同，为简要描述，本实施例部分未提及之处，可参考实施例一中相应内容。所述数据发送器与所述多核数字信号处理器预建立通信连接，所述方法包括：
步骤S301：所述数据发送器发送多帧数据至所述多核数字信号处理器。
步骤S302：所述多核数字信号处理器接收所述数据发送器发送的多帧数据。
步骤S303：所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序。
步骤S304：所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出。
参阅4，本发明实施例还提供了另外一种基于多核DSP多路信号的实时并行频域分析方法，应用于基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器以及数据显示器，需要说明的是，本实施例所提供的基于多核DSP多路信号的实时并行频域分析系统所提供的多核数字信号处理器，其基本结构和原理及产生的技术效果和实施例一相同，为简要描述，本实施例部分未提及之处，可参考实施例一中相应内容，所述数据发送器、所述数据显示器分别与所述多核数字信号处理器预建立通信连接，所述方法包括：
步骤S401：所述数字信号发送器发送数据发送通知信息至所述多核数字信号处理器。
步骤S402：所述多核数字信号处理器接收所述数据发送器发送的数据发送通知信息。
步骤S403：所述多核数字信号处理器判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果是，则执行步骤S404。
步骤S404：所述多核数字信号处理器发送反馈信息至所述数据发送器。
步骤S405：所述数据发送器接收到所述反馈信息后发送多帧数据至所述多核数字信号处理器。
步骤S406：所述多核数字信号处理器接收所述数据发送器发送的多帧数据。
步骤S407：所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区。
步骤S408：所述多核数字信号处理器判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果是，则执行步骤S409。
步骤S409：所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果。
步骤S410：所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出。
进一步地，所述系统还包括数据显示器，所述数据显示器与所述数字信号处理器预建立通信连接，
所述步骤S410，可以包括：
所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
进一步地，所述步骤S406，可以包括：
所述多核数字信号处理器通过RapidIO接口接收所述数据发送器发送的多帧数据。
所述步骤S410，还可以包括：
所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，将所述实时频域分析结果通过以太网端发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
本发明实施例所提供的进行基于多核DSP多路信号的实时并行频域分析方法的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置、装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个装置，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (8)
1.一种基于多核DSP多路信号的实时并行频域分析方法，其特征在于，应用于基于多核DSP多路信号的实时并行频域分析系统，所述系统包括数据发送器、多核数字信号处理器，所述数据发送器与所述多核数字信号处理器预建立通信连接，所述方法包括：
所述数据发送器发送多帧数据至所述多核数字信号处理器；
所述多核数字信号处理器接收所述数据发送器发送的多帧数据；
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序；
所述多核数字信号处理器判断输出环形缓冲区的存储容量值是否小于预设的输出存储容量值；
所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出；
其中，所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，并将所述实时频域分析结果发出，包括：
如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则所述多核数字信号处理器将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果；
所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出。
2.根据权利要求1所述的基于多核DSP多路信号的实时并行频域分析方法，其特征在于，
在所述数据发送器发送多帧数据至所述多核数字信号处理器之前，所述方法还包括：
所述数据发送器发送数据发送通知信息至所述多核数字信号处理器；
所述多核数字信号处理器接收所述数据发送器发送的数据发送通知信息；
所述多核数字信号处理器判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值；
如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则所述多核数字信号处理器发送反馈信息至所述数据发送器；
所述数据发送器接收所述多核数字信号处理器发送的反馈信息；
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序，包括：
所述多核数字信号处理器通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区。
3.根据权利要求1所述的基于多核DSP多路信号的实时并行频域分析方法，其特征在于，所述系统还包括数据显示器，所述数据显示器与所述数字信号处理器预建立通信连接，
所述所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出，包括：
所述多核数字信号处理器将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
4.根据权利要求3所述的基于多核DSP多路信号的实时并行频域分析方法，其特征在于，所述所述多核数字信号处理器接收所述数据发送器发送的多帧数据，包括：
所述多核数字信号处理器通过RapidIO接口接收所述数据发送器发送的多帧数据；
所述所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示，包括：
所述多核数字信号处理器将所述实时频域分析结果写入输出环形缓冲区，将所述实时频域分析结果通过以太网端发送至所述数据显示器，所述实时频域分析结果通过所述数据显示器显示。
5.一种基于多核DSP多路信号的实时并行频域分析系统，其特征在于，所述系统包括数据发送器、多核数字信号处理器，所述数据发送器与所述多核数字信号处理器预建立通信连接；
所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果发出。
6.根据权利要求5所述的基于多核DSP多路信号的实时并行频域分析系统，其特征在于，
所述数据发送器具体用于发送数据发送通知信息至所述多核数字信号处理器，并接收所述多核数字信号处理器发送的反馈信息，并在接收到所述反馈信息后发送多帧数据至所述多核数字信号处理器；
所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则发送反馈信息至所述数据发送器，并接收所述数据发送器在接收到所述反馈信息后发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，将排序后的多帧数据平均分组为多组数据，并将分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果，将所述实时频域分析结果发出。
7.根据权利要求6所述的基于多核DSP多路信号的实时并行频域分析系统，其特征在于，所述系统还包括数据显示器，所述数据显示器与所述数字信号处理器预建立通信连接，
所述多核数字信号处理器，具体用于接收所述数据发送器发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则发送反馈信息至所述数据发送器，并接收所述数据发送器在接收到所述反馈信息后发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，将排序后的多帧数据平均分组为多组数据，并将分组后的每组数据进行实时并行频域分析，并生成实时频域分析结果，将所述实时频域分析结果发送至所述数据显示器；
所述数据显示器，用于接收所述多核数字信号处理器发出的实时频域分析结果，所述实时频域分析结果通过所述数据显示器显示。
8.根据权利要求7所述的基于多核DSP多路信号的实时并行频域分析系统，其特征在于，所述多核数字信号处理器，具体用于通过RapidIO接口接收所述数据发送器发送的数据发送通知信息，判断所述输入环形缓冲区的存储容量值是否小于预设的输入存储容量值，如果输入环形缓冲区的存储容量值小于预设的输入存储容量值，则接收所述数据发送器发送的多帧数据，通过矩阵转置算法对每帧数据进行排序，并将排序后的多帧数据写入输入环形缓冲区，判断输出环形缓冲区的的存储容量值是否小于预设的输出存储容量值，如果输出环形缓冲区的存储容量值小于预设的输出存储容量值，则将排序后的多帧数据平均分组为多组数据，并对分组后的每组数据分别进行实时并行频域分析，并生成实时频域分析结果，将实时频域分析结果写入输出环形缓冲区，并将所述实时频域分析结果通过以太网端发送至所述数据显示器。
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