CN105207734A

CN105207734A - 芯片堆叠模式下ptp的实现方法及实现装置

Info

Publication number: CN105207734A
Application number: CN201510649053.0A
Authority: CN
Inventors: 单哲; 杨曙军; 龚海东
Original assignee: Centec Networks Suzhou Co Ltd
Current assignee: Centec Networks Suzhou Co Ltd
Priority date: 2015-10-09
Filing date: 2015-10-09
Publication date: 2015-12-30

Abstract

本发明揭示了一种芯片堆叠模式下PTP的实现方法及实现装置，PTP报文按照从入端口芯片到出端口芯片的方向依次进入每个芯片，所述方法包括：每个芯片各自计算本芯片内的报文处理时延，并将计算出的所述处理时延写入PTP报文的CF字段，将PTP报文CF字段中的处理时延累加，得到多个堆叠芯片总的处理时延，完成PTP报文的处理。本发明节约了堆叠系统中芯片间的额外带宽占用，优化了芯片相关堆叠功能的设计。

Description

芯片堆叠模式下PTP的实现方法及实现装置

技术领域

本发明涉及一种PTP报文处理技术，尤其是涉及一种芯片堆叠模式下PTP的实现方法及实现装置。

背景技术

多芯片堆叠(Stacking)是在企业网(Enterprise)中比较常用的功能，其目的是增加整个设备的出口带宽。支持多芯片的堆叠(Stacking)，需要芯片有相关支持功能，各芯片及设备厂商都有各自的实现方法。

在多芯片堆叠模式下，如何精确有效的实现跨芯片的IEEE1588(被称为“网络测量和控制系统的精密时钟同步协议标准”，简称PTP)是一个难点。特别是对于TC(TransparentClock，透明时钟)而言，需要计算从入口芯片到出口芯片的驻留时间，如何简单有效、节约资源的完成是一个技术难点。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种芯片堆叠模式下PTP的实现方法及实现装置，通过借用PTP报文中的CF字段，逐个芯片进行时间戳的更新，从而避免了芯片间需要传递时间戳所出现的额外带宽占用。

为实现上述目的，本发明提出如下技术方案：一种芯片堆叠模式下PTP的实现方法，PTP报文按照从入端口芯片到出端口芯片的方向依次进入每个芯片，所述方法包括：

每个芯片各自计算本芯片内的报文处理时延，并将计算出的所述处理时延写入PTP报文的CF字段；

将PTP报文CF字段中的处理时延累加，得到多个堆叠芯片总的处理时延，完成PTP报文的处理。

优选地，每个芯片各自计算本芯片内的报文处理时延包括：

在芯片的入端口处，记录报文入口时戳Tsi，并获得入端口的非对称时延Tiasy来校正已记录的入口时戳Tsi；

将校正后的入口时戳Tsi传递到芯片的出端口；

在芯片的出端口处，记录报文出口时戳Tse，并获得出端口的非对称时延Teasy来校正已记录的出口时戳Tse；

按照公式计算得到单个芯片的报文处理时延Tst，其中，所述公式为：Tst＝(Tse+Teasy)-(Tsi+Tiasy)。

优选地，所述PTP报文中的CF字段随PTP报文从入端口芯片到出端口芯片的方向依次进入每个芯片。

优选地，所述入端口的非对称时延Tiasy和出端口的非对称时延Teasy为正值或负值。

本发明还提出了一种芯片堆叠模式下PTP的实现装置，包括多个堆叠的芯片，PTP报文按照从入端口芯片到出端口芯片的方向依次进入每个芯片，每个芯片包括处理时延计算单元和处理时延写入单元，所述处理时延计算单元用于计算本芯片内的报文处理时延；所述处理时延写入单元用于将计算出的所述处理时延写入PTP报文的CF字段；

所述装置还包括处理时延累加单元，所述处理时延累加单元用于将PTP报文CF字段中的处理时延累加，得到多个堆叠芯片总的处理时延。

优选地，所述处理时延计算单元包括：入端口时戳抓取模块、入端口非对称延时计算模块、时戳传递模块、出端口时戳抓取模块、出端口非对称延时计算模块和出端口CF计算模块，其中，

所述入端口时戳抓取模块用于在芯片的入端口处，记录报文入口时戳Tsi；

所述入端口非对称延时计算模块用于获得入端口的非对称时延Tiasy来校正已记录的入口时戳Tsi；

所述时戳传递模块用于将校正后的入口时戳Tsi传递到芯片的出端口；

所述出端口时戳抓取模块用于在芯片的出端口处，记录报文出口时戳Tse；

所述出端口非对称延时计算模块用于获得出端口的非对称时延Teasy来校正已记录的出口时戳Tse；

所述出端口CF计算模块用于按照公式计算得到单个芯片的报文处理时延Tst，所述公式为：Tst＝(Tse+Teasy)-(Tsi+Tiasy)。

本发明将在堆叠模式下的PTP处理，从需要传递入口芯片的入口时戳及其他信息至出口芯片来完成PTP处理，改为在每一个芯片内部完成本芯片的时戳处理，并将相应结果更新至报文的CF字段，将一个总的计算流程分解按芯片进行的逐条流程来处理，节约了堆叠系统中芯片间的额外带宽占用，优化了芯片相关堆叠功能的设计。

附图说明

图1是单个芯片做时间戳处理的原理示意图；

图2是现有多芯片堆叠模式下PTP报文处理的原理示意图；

图3是本发明芯片堆叠模式下PTP报文的实现原理示意图；

图4是本发明芯片堆叠模式下PTP报文的实现方法的流程示意图；

图5是本发明每个芯片内计算报文处理时延的原理示意图。

具体实施方式

下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。

PTP是一种时间同步协议，其主要目的是为了在以太网交换机之间进行时间同步。其时钟按主次分有：

最高级主时钟(GrandmasterClock)：全网最高级时钟，比如来自GPS，必须作为Master，不能同步于任何其他时钟。

主时钟(MasterClock)：一个PTP同步域内只能同时有一个MasterClock(对应一个PTP端口)，所有从时钟(SlaveClock)同步于此时钟。

从时钟(SlaveClock)：对应一个PTP端口，同步于其域内的MasterClock。

作为交换机设备，按模式分主要分为三种角色类型：

BC(BoundaryClock边界时钟)：同时具有多个PTP端口，不同端口可作为Master或Slave，不同的同步域靠边界时钟分割。

OC(OrdinaryClock普通时钟)：只具有一个PTP端口，只能同时作为Master或Slave。

TC(TransparentClock透明时钟)：中间节点，不必同步于MasterClock，只需要计算Synmessage(Syn报文)通过该节点的时间，并在SynMessage中累计该时间，用于Slave时钟的offset(偏移)计算。

对于交换机而言，要实现TC的功能，需要如图1所示做时间戳的相关处理，在入端口处，记录入口时戳Tsi(TimestampIngress)，在出端口记录出口时戳Tse(TimestampEgress)，并结合入口非对称时延Tiasy(TimeIngressAsymmetry)和出口非对称时延Teasy(TimeEgressAsymmetry)，得到传输时间Tst(TimestampTransit)，按公式：Tst＝(Tse+Teasy)-(Tsi+Tiasy)，按照PTP协议，将Tst填入报文的CF(CorrectionField)字段，即完成单个交换芯片的TC功能。

对于堆叠模式下的多芯片互联时，如图2所示，若按照上述方案实施，需要在入口芯片的入端口处，记录入口时戳Tsi，在出口芯片的出端口处，记录出口时戳Tse，并结合入口非对称时延Tiasy和出口非对称时延Teasy，得到传输时间Tst，使用相同公式得到Tst。按照这种模式，最后的时戳公式计算需放在出端口芯片，并且需要将入口时戳Tsi及入口非对称时延Tiasy通过芯片间互联端口，随报文一起带到出端口芯片。按照PTP协议，入口时戳Tsi的数据位宽为64bit，非对称时延的数据位宽为32至64bit，因此在这种方案下，在芯片间互联端口需要额外增加时戳相关的数据传输，占用芯片间的带内带宽，对于整个芯片的堆叠模式设计有着极大的影响。若再考虑芯片间端口的可能的非对称时延情况，所需要传输的数据是更多的，这对芯片设计更是难点。

本发明提出一种芯片堆叠模式下PTP的实现方法及实现装置，通过借用PTP报文中的CF字段，逐芯片进行时间戳的更新，避免了芯片间需要传递时间戳所需要的额外带宽占用，更合理有效的完成堆叠模式TC的功能。

具体地，结合图3和图4所示，芯片之间(芯片1、芯片2……芯片n)通过互联端口相堆叠，PTP报文按照从入端口芯片(芯片1)到出端口芯片(芯片n)的方向依次进入每个芯片，本发明所揭示的一种芯片堆叠模式下PTP的实现方案如下：

每个芯片各自计算本芯片内的报文处理时延，并将计算出的处理时延写入PTP报文的CF字段。

也就是说，芯片1……芯片n各自计算本芯片内的报文处理时延，具体地，如芯片1，在芯片1的入端口处，记录报文到达时的入口时戳Tsi，并获得入端口的非对称时延Tiasy来校正已记录的入口时戳Tsi，校正后的入口时戳Tsi′＝Tsi+Tiasy；将校正后的入口时戳Tsi′传递到芯片1的出端口；在芯片1的出端口处，记录报文出口时戳Tse，并获得出端口的非对称时延Teasy来校正已记录的出口时戳Tse，校正后的Tse′＝Tse+Teas；按照公式：Tst＝Tse′-Tsi′计算得到芯片1的报文处理时延Tst。

对这里的入/出端口的非对称时延做下说明，1588PTP协议的最重要的前提是双向的对称，但是，在实际网络中会带来各种不对称因素。例如，光纤链路的不对称，双向流量不对称造成的处理时延的不对称，某些网络保护倒换机制形成的双向路径的不一致造成的不对称。因此1588PTP引入了非对称时延调整的机制，体现在上述时延计算即Tiasy和Teasy，可以表现为正值或负值。

芯片1计算完报文处理时延Tst后，再将计算出的处理时延Tst写入PTP报文的CF字段中，芯片2、芯片3……芯片n均按与芯片1相同的方式进行处理，即PTP报文进入芯片2……芯片n，芯片2……芯片n计算其内的报文处理时延，再将计算出的处理时延写入PTP报文的CF字段中。

最后，PTP报文从芯片n的出端口发出，将PTP报文CF字段中的处理时延累加，得到多个堆叠芯片总的处理时延，完成PTP报文的处理。

本发明还对应揭示了一种芯片堆叠模式下PTP的实现装置，结合图3和图5所示，包括多个堆叠的芯片和处理时延累加单元，每个芯片包括处理时延计算单元和处理时延写入单元，处理时延计算单元用于计算本芯片内的报文处理时延。具体地，如图5所示，时延计算单元包括入端口时戳抓取模块、入端口非对称延时计算模块、时戳传递模块、出端口时戳抓取模块、出端口非对称延时计算模块和出端口CF计算模块，其中，

入端口时戳抓取模块用于在芯片的入端口处，记录报文入口时戳Tsi；入端口非对称延时计算模块用于获得入端口的非对称时延Tiasy来校正已记录的入口时戳Tsi；时戳传递模块用于将校正后的入口时戳Tsi传递到芯片的出端口；出端口时戳抓取模块用于在芯片的出端口处，记录报文出口时戳Tse；出端口非对称延时计算模块用于获得出端口的非对称时延Teasy来校正已记录的出口时戳Tse；出端口CF计算模块用于按照公式：Tst＝(Tse+Teasy)-(Tsi+Tiasy)计算得到单个芯片的报文处理时延Tst。

处理时延写入单元用于将计算出的处理时延写入PTP报文的CF字段；处理时延累加单元用于将PTP报文CF字段中的处理时延累加，得到多个堆叠芯片总的处理时延，完成PTP报文的处理，本发明装置中的单元、模块的实现原理在上述方法方案中均有对应的详细介绍，这里便不再赘述。

本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims

1.一种芯片堆叠模式下PTP的实现方法，其特征在于，PTP报文按照从入端口芯片到出端口芯片的方向依次进入每个芯片，所述方法包括：

2.根据权利要求1所述的芯片堆叠模式下PTP的实现方法，其特征在于，每个芯片各自计算本芯片内的报文处理时延包括：

将校正后的入口时戳Tsi传递到芯片的出端口；

3.根据权利要求1所述的芯片堆叠模式下PTP的实现方法，其特征在于，所述PTP报文中的CF字段随PTP报文从入端口芯片到出端口芯片的方向依次进入每个芯片。

4.根据权利要求2或3所述的芯片堆叠模式下PTP的实现方法，其特征在于，所述入端口的非对称时延Tiasy和出端口的非对称时延Teasy为正值或负值。

5.一种芯片堆叠模式下PTP的实现装置，其特征在于，包括多个堆叠的芯片，PTP报文按照从入端口芯片到出端口芯片的方向依次进入每个芯片，每个芯片包括处理时延计算单元和处理时延写入单元，所述处理时延计算单元用于计算本芯片内的报文处理时延；所述处理时延写入单元用于将计算出的所述处理时延写入PTP报文的CF字段；

6.根据权利要求5所述的芯片堆叠模式下PTP的实现装置，其特征在于，所述处理时延计算单元包括：入端口时戳抓取模块、入端口非对称延时计算模块、时戳传递模块、出端口时戳抓取模块、出端口非对称延时计算模块和出端口CF计算模块，其中，

7.根据权利要求5所述的芯片堆叠模式下PTP的实现装置，其特征在于，所述PTP报文中的CF字段随PTP报文从入端口芯片到出端口芯片的方向依次进入每个芯片。

8.根据权利要求6或7所述的芯片堆叠模式下PTP的实现方法，其特征在于，所述入端口的非对称时延Tiasy和出端口的非对称时延Teasy为正值或负值。