CN105206639A - 一种优化的背照式cis像素区深p型隔离阱的制备方法 - Google Patents
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Abstract
本发明主要是关于半导体领域的图像传感器装置，旨在提供了一种优化的背照式CIS像素区深P型隔离阱的制备方法，先在晶圆正面形成第一深P型隔离阱，然后在晶圆背面形成第二深P型隔离阱，该两者结合起来作为整体的深P型隔离阱。有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求。
Description
技术领域
本发明主要是关于半导体领域的图像传感器装置，更确切地说，旨在提供了一种优化的背照式CIS像素区深P型隔离阱的制备方法，先在晶圆正面形成第一深P型隔离阱，然后在晶圆背面形成第二深P型隔离阱，该两者结合起来作为整体的深P型隔离阱。
背景技术
图像采集系统常用的CMOS图像传感器(CIS)由于其制造工艺和现有的集成电路制造工艺兼容，同时其性能上比原有的电荷耦合器件(Charge-coupledDevice)CCD相比有很多优点，所以被业界广泛应用。CMOS图像传感器(CIS)的制造工艺能较好的兼容现有的集成电路主流制造工艺，同时其与传统电荷耦合器件CCD相比，具有高图像采集速度、低功耗、低操作电压、填充系数较大以及高抗扰性等优点。基于其制造成本和综合性能方面的优势，近年来逐渐成为图像传感器的主流，广泛应用于消费电子、工业自动控制、安保监控和汽车电子等各个领域。
CMOS图像传感器(CIS)通常由光敏像素单元阵列构成，图1为典型4T有源CIS像素单元结构示意图。如图1所示，在物理结构中，在P型外延层101中定义的有源单元区周围设置有防止不同像素通道之间发生电学互扰的深P型隔离阱102，并在有源单元区中形成有光电二极管(PD)的重掺杂的第一N型掺杂区103；于所述有源区的顶部，在该有源单元区中还形成有一个转移控制晶体管(TG)及至少在P型阱区102的顶部形成有第二N型区漂浮点，另外在所述有源单元区中还形成有一个复位晶体管(RST)，一个放大晶体管(SF)和一个选择晶体管(RS)。CIS制造过程中形成像素单元和介电层以及互连金属层的一面通常被称为正面，像素晶圆衬底的面则被称为背面。背照式CIS通过将像素晶圆与载体晶圆进行键合，然后将像素晶圆衬底减薄，使得光线可以通过直接路径射向光电二极管背面，减少了介质层和金属互连层等对于光的吸收或反射导致的光学衰减与互扰，提高了光电转化的率。
近年来，背照式CIS技术逐步朝高像素，高分辨率，多功能集成要求方向发展，主流像素单元尺寸已逐步缩小至1.4um以下。但随着像素单元尺寸的进一步缩小，如何有效保持CIS的像素性能，优化其量子效率，提高CIS的探测灵敏度已成为工艺研发的最大挑战之一。目前业的主要技术手段是通过延长光电二极管的纵向绝对长度来增加对光的吸收效率。同时，还需要进一步减小深P型隔离阱的宽度以增加光电二极管的横相对面积，进一步提高光电二极管的填充系数。上述技术手段的直接后果是导致深P型隔离阱的离子注入能量和深度进一步增加，所需用到的光刻胶也进一步增加，而与此同时深P型隔离阱宽度对应的图形关键尺寸需要进一步减小，使得光刻工艺中光刻胶的深宽比急剧增大，这给现有的光刻工艺带来了极大挑战。另外，过高的注入离子能量会对晶格照成一定的损伤，使晶格内的缺陷增多，直接影响半导体器件的性能。
对于像素单元尺寸为0.9um的CIS产品，深P型隔离阱的离子注入深度需要达到2.5um以上，对应的硼(B)离子注入能量超过1000KeV，所需光刻胶的厚度达到4.0um以上。图2的电子扫描示意图显示了像素单元尺寸为0.9um的CIS产品深P型隔离阱光刻工艺中光刻胶的俯视照片和截面切片照片，图2中的光刻胶的深宽比(a/b)大于4.5，已经显著超过合理光刻工艺深宽比要求3.0，因此显影过程中岛状光刻胶极易发生倒塌现象，严重影响了工艺稳定性和产品良率，无法满足量产工艺要求。因此，基于背照式CIS生产工艺技术特点，从工艺集成角度开发新的深P型隔离阱形成工艺，对开发高性能的低像素单元尺寸CIS产品至关重要。
发明内容
在本发明的一个可选实施例中，提供了一种优化的背照式CIS像素区深P型隔离阱的制备方法，利用正面离子注入工艺形成第一P型隔离阱，和在晶圆背面减薄后利用晶圆背面离子注入工艺形成第二P型隔离阱，藉由相接触的第一、第二P型隔离阱构成所需的深P型隔离阱，包括以下步骤：
步骤S1：提供P型的半导体衬底，在所述半导体衬底上生长P型的外延层；
步骤S2：使用正面离子注入工艺在所述外延层中进行离子注入，以形成所述外延层正面一侧的用于定义像素单元有源区的第一P型隔离阱；
步骤S3：在所述像素单元有源区及所述第一P型隔离阱上方形成介电层及后端金属互连层，以获得像素晶圆；
步骤S4：将所述像素晶圆与一个载体晶圆执行晶圆键合，并且载体晶圆被键合在后端金属互连层上，之后在像素晶圆背面进行减薄工艺，减薄研磨所述半导体衬底，以暴露出所述外延层的背面；
步骤S5：于减薄后的所述外延层的背面涂覆光阻层，利用光刻曝光显影工艺形成阻挡掩膜层，并执行背面离子注入工艺，在所述外延层的背面的一侧形成与第一P型隔离阱对准的第二P型隔离阱；
步骤S6：去除所述外延层背面残余的阻挡掩膜层，获得具有所需的深P型隔离阱的背照式CIS像素晶圆。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，背照式CIS像素区的像素单元的尺寸小于1.4um。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，所述的深P型隔离阱由P型掺杂材料形成，它的纵向物理深度为2.5um至3.5um的范围内，注入离子能量在900KeV至1300KeV的范围内，所需的阻挡掩膜层的物理厚度在3.2um至4.5um的范围内，所述深P型隔离阱的掺杂浓度在1017/cm3至1019/cm3的范围内。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，P型的所述半导体衬底的掺杂浓度在1018/cm3至1019/cm3的范围内，P型的所述外延层的物理厚度为4.5um至6.5um的范围内，所述外延层的掺杂浓度在1015/cm3至1016/cm3的范围内。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，所述第一P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，所需的阻挡掩膜层的物理厚度在1.6um至2.2um的范围内，所述第一P型隔离阱的掺杂浓度在1017/cm3至1019/cm3的范围内。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，所述外延层的背面厚度被减薄到3.5um至4um。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，减薄后的所述外延层背面涂覆的光阻层的物理厚度在1.6um至2.2um，显影工艺后所需的阻挡掩膜层的最大深宽比低于3.0um。
上述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，在所述第二P型隔离阱的背面离子注入工艺中，第二P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，掺杂浓度在1017/cm3至1019/cm3的范围内。
本发明提供一种优化的背照式CIS像素区深P型隔离阱形成方法，主要是通过使用正面离子注入工艺形成前端部分P型隔离阱，结合晶圆减薄后背面离子注入工艺形成延伸的P型隔离阱，利用双向离子注入工艺共同形成所需的深P型隔离阱。基于背照式CIS生产工艺技术特点，从工艺集成角度对传统深P型隔离阱的直接式注入形成过程进行拆分组合，有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1是CMOS图像传感器的基本架构。
图2是电子显微镜扫描显示光刻胶的深宽比(a/b)超过规范值。
图3A至3D是本发明涉及到的工艺方法。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚完整的阐述，但所描述的实施例仅是本发明用作叙述说明所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。
参见图1，展示了一个为背照式(Back-illuminated)的图像传感器后端的4T像素单元的示意图，本发明将以该结构来解释后续的方法。本发明的核心思想是披露一种优化的背照式CIS像素区深P型隔离阱的形成方法，其中首先使用正面离子注入工艺形成前端部分P型隔离阱，然后使用晶圆减薄后的背面离子注入工艺形成延伸的P型隔离阱，通过利用双向离子注入工艺共同形成所需的深P型隔离阱。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。
参见图1，CMOS图像传感器的主要工作机制体现在：在光照时，光电二极管PD在N型掺杂区103处产生电荷，这个时候转移控制晶体管(TG)是关闭状态。然后转移控制晶体管(TG)被接通，将存储在光电二极管的N型掺杂区103中的电荷通过导通的转移控制晶体管(TG)传输到N+漂浮节点也即浮置掺杂区，电荷传输到浮置掺杂区后，转移控制晶体管(TG)被关断，并等待下一次光照的进入。在漂浮节点也即浮置掺杂区处暂存的电荷信号随后利用放大晶体管(SF)进行放大，放大晶体管(SF)也是一个源极跟随器，它将光电二极管的高阻抗输出信号进行电流放大。行选择晶体管(RS)被用做选址模拟开关，当选通脉冲到来时选择晶体管(RS)导通，使通过放大晶体管(SF)被放大的光电信号藉由选择晶体管(RS)输送到列总线上。在读出光电信号后，带有复位门的复位晶体管(RST)导通将漂浮点也即浮置掺杂区的电位复位到一个参考电压。
参见图1，展示了背照式CIS像素结构单元的简化截面图。该背照式CIS形成于在硅或等同材质的衬底上方的P型外延层101中，在P型外延层101中定义了像素单元有源单元区(Activeregion)，而且在有源单元区周围设置有防止相邻的不同像素通道之间发生电学互扰的深P型隔离阱102，作为可选项而非必须项，深P型隔离阱102环绕在有源单元区周围，并在有源单元区中形成有光电二极管(PD)的重掺杂的N型掺杂区103。这里所言的背照式CIS像素单元尺寸一般小于1.4um，而深P型隔离阱102由硼等P导电类型的掺杂材料掺杂形成，深P型隔离阱102的纵向物理深度大约2.5um至大约3.5um的范围内，注入离子能量在大约900KeV至大约1300KeV的范围内，在注入离子形成深P型隔离阱102的阶段所需要的离子注入阻挡掩膜层的物理厚度要求达到大约3.2um至大约4.5um，而形成深P型隔离阱102的离子掺杂浓度在大约1017/cm3至大约1019/cm3的范围内。根据背照式CIS的制造工艺，图中未显示出来的硅衬底在晶背减薄工艺(例如衬底背部执行化学机械研磨CMP)中被去除，但保留了部分外延层101。图3A-3D示出了利用双向离子注入工艺形成背照式CIS像素区深P型隔离阱方法过程示意图。
参见图3A所示，使用正面离子注入工艺形成前端部分P型隔离阱102F(在本发明的上下文中可定义为第一P型隔离阱)之后，背照式CIS像素晶圆的截面示意图。前端部分P型隔离阱102F的纵向物理深度在大约1.25um至大约1.75um的范围内，它在离子注入步骤中需要的注入离子能量大约在450KeV至大约650KeV的范围内，所需要的离子注入阻挡掩膜层的物理厚度降低至大约1.6um至大约2.2um，而形成前端部分P型隔离阱102F的离子掺杂浓度按照深P型隔离阱的浓度要求在大约1017/cm3至大约1019/cm3的范围内。和上文要求的深P型隔离阱102的纵向物理深度大约2.5um至大约3.5um的范围相比，前端部分P型隔离阱102F的纵向物理深度在大约1.25um至大约1.75um的范围，这里较低的P型隔离阱102F注入深度要求，能有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，可克服传统深P型隔离阱形成工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，同时有效避免过高的注入离子能量对晶格造成损伤而导致的缺陷。
除了像素区结构单元外，背照式CIS像素晶圆包括重掺杂的P型衬底100以及轻掺杂的P型外延层101和后端介电层104以及联接像素单元器件的金属互连层105，金属互连层105叠加在后端介电层104上方。并且金属互连层105带有的金属布线(例如金属铜的互联线)用于与各个晶体管的电极互连，而且金属互连层105也还带有一层或多层的绝缘层用于包覆住和绝缘各个不同层次的金属布线，金属布线均内嵌在它的绝缘层中。具体而言，重掺杂的P型衬底100可以由硅、锗、和绝缘体上硅等材质构成，重掺杂的P型半导体衬底掺杂浓度在大约1018/cm3至大约1019/cm3的范围内。轻掺杂的P型外延层102生长在重掺杂的P型衬底100上，轻掺杂P型外延层物理厚度为大约4.5um至大约6.5um的范围内，掺杂浓度在大约1015/cm3至大约1016/cm3的范围内。平坦化的介电层104一般由LOW-K的低K介电材料(如黑钻石(BD)、氟化硅酸盐玻璃(FSG)、硅酸磷玻璃(PSG)等)形成，其一般采用化学汽相沉积法(CVD)或者是物理气相沉积法(PVD)等沉积技术手段形成。金属互连层105通常可以通过铜大马士革工艺制造而成，应用于金属互连层105的像素硅片的铜金属层一般为2～5层。
参见图3B所示，完成晶圆键合(WaferBonding)及像素晶圆背面减薄工艺之后背照式CIS晶圆的截面示意图。在本发明中，为了实现键合，完成了金属互连层后的像素晶圆可通过粘附接合、低温氧化物共价键结合、界面合金化结合等各种可选的手段，使得背照式CIS晶圆与载体晶圆106键合在一起。例如载体晶圆106键合在金属互连层105的一个裸露上表面。载体晶圆106的材质可以为硅或玻璃等，它能提供足够的机械键合强度，来满足后续减薄工艺的研磨剪切作用力。
根据背照式CIS的制造工艺，需要对衬底进行减薄，直至轻掺杂的P型外延层101暴露出来为止。更具体地，轻掺杂P型外延层101的背面厚度需要被减薄到大约3.5um至大约4um。晶圆减薄可采用物理化学机械研磨结合高选择性的化学腐蚀实现。
参见图3C所示，为在背照式CIS晶圆背面形成阻挡掩膜层并执行P型隔离阱背面离子注入工艺的示意图。具体的在减薄P型外延层101的背面涂覆光阻层107的物理厚度在大约1.6um至大约2.2um，显影工艺后所阻挡掩膜层的最大深宽比低于3.0um。形成延伸的P型隔离阱102B(在本发明的上下文中可定义为第二P型隔离阱)的背面离子注入工艺中，P型隔离阱102B的纵向物理深度也在大约1.25um至大约1.75um的范围内，注入离子能量也在大约450KeV至大约650KeV的范围内，掺杂浓度也在大约1017/cm3至大约1019/cm3的范围内。
参见图3D所示，为完成了P型隔离阱双向离子注入工艺之后背照式CIS像素晶圆的截面示意图。在完成P型隔离阱背面离子注入工艺后，利用氧等离子灰化结合化学湿发清洗等手段，去除P型外延层101背面残余的阻挡掩膜层107，便获得具有所需的深P型隔离阱的背照式CIS像素晶圆。使用正面离子注入工艺形成前端部分P型隔离阱102F和晶圆减薄后背面离子注入工艺形成的延伸的P型隔离阱102B相互接触成一体化结构，便共同构成了所需的一个深P型隔离阱。载体晶圆106可以在完成背部减薄研磨后移除掉，也可以在完成延伸的P型隔离阱102B的注入后再剥离掉。
综上所述，本发明所提出的一种优化的背照式CIS像素区深P型隔离阱形成方法，通过利用双向离子注入工艺共同形成所需的深P型隔离阱，从工艺集成角度对传统深P型隔离阱的直接式注入形成过程进行拆分组合，有效降低深P型隔离阱形成过程中光刻胶的深宽比和注入离子束能量的要求，能有效克服传统深P型隔离阱形层工艺过程中所遭遇的超高深宽比，导致光刻胶倒塌等光刻工艺极限问题，从而提高硅片的可加工性，降低工艺缺陷，使其满足的稳定量产工艺的要求。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，利用正面离子注入工艺形成第一P型隔离阱，和在晶圆背面减薄后利用晶圆背面离子注入工艺形成第二P型隔离阱，藉由相接触的第一、第二P型隔离阱构成所需的深P型隔离阱，包括以下步骤：
步骤S1：提供P型的半导体衬底，在所述半导体衬底上生长P型的外延层；
步骤S2：使用正面离子注入工艺在所述外延层中进行离子注入，以形成所述外延层正面一侧的用于定义像素单元有源区的第一P型隔离阱；
步骤S3：在所述像素单元有源区及所述第一P型隔离阱上方形成介电层及后端金属互连层，以获得像素晶圆；
步骤S4：将所述像素晶圆与一个载体晶圆执行晶圆键合，并且载体晶圆被键合在后端金属互连层上，之后在像素晶圆背面进行减薄工艺，减薄研磨所述半导体衬底，以暴露出所述外延层的背面；
步骤S5：于减薄后的所述外延层的背面涂覆光阻层，利用光刻曝光显影工艺形成阻挡掩膜层，并执行背面离子注入工艺，在所述外延层的背面的一侧形成与第一P型隔离阱对准的第二P型隔离阱；
步骤S6：去除所述外延层背面残余的阻挡掩膜层，获得具有所需的深P型隔离阱的背照式CIS像素晶圆。
2.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，背照式CIS像素区的像素单元的尺寸小于1.4um。
3.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述的深P型隔离阱由P型掺杂材料形成，它的纵向物理深度为2.5um至3.5um的范围内，注入离子能量在900KeV至1300KeV的范围内，所需的阻挡掩膜层的物理厚度在3.2um至4.5um的范围内，所述深P型隔离阱的掺杂浓度在1017/cm3至1019/cm3的范围内。
4.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，P型的所述半导体衬底的掺杂浓度在1018/cm3至1019/cm3的范围内，P型的所述外延层的物理厚度为4.5um至6.5um的范围内，所述外延层的掺杂浓度在1015/cm3至1016/cm3的范围内。
5.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述第一P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，所需的阻挡掩膜层的物理厚度在1.6um至2.2um的范围内，所述第一P型隔离阱的掺杂浓度在1017/cm3至1019/cm3的范围内。
6.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，所述外延层的背面厚度被减薄到3.5um至4um。
7.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，减薄后的所述外延层背面涂覆的光阻层的物理厚度在1.6um至2.2um，显影工艺后所需的阻挡掩膜层的最大深宽比低于3.0um。
8.根据权利要求1所述的一种优化的背照式CIS像素区深P型隔离阱的制备方法，其特征在于，在所述第二P型隔离阱的背面离子注入工艺中，第二P型隔离阱的纵向物理深度在1.25um至1.75um的范围内，注入离子能量在450KeV至650KeV的范围内，掺杂浓度在1017/cm3至1019/cm3的范围内。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20151230 |