CN105203946A - 一种嵌入式芯核测试壳装置及其设计方法 - Google Patents

Abstract

本实施例所示的嵌入式芯核测试壳装置，包括：测试壳指令寄存器WIR、测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选通器选择信号产生器MSG、第一选通器和第二选通器，MSG依据WIR输出控制信号中的信号序列，生成选通器选择信号序列，并依据预设的映射规则，将选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中，映射规则依据WBR中的WBR单元和选通器MUX的连接方式及各个选通器的功能设定，所以，当WBR连接方式发生改变时，根据新的WBR，分析MUX功能、MUX输入信号连接以及MUX在测试壳扫描链中的位置，重新生成MSG映射规则的嵌入式芯核测试壳装置即可适用于新的WBR。

Description

一种嵌入式芯核测试壳装置及其设计方法

技术领域

本申请涉及片上系统(System-on-Chip，SoC)模块化测试领域，尤其涉及一种嵌入式芯核测试壳装置及其设计方法。

背景技术

随着集成电路工艺的进步和人们对集成电路性能以及上市时间要求的不断提高，片上系统技术已经成为当今集成电路的发展趋势和技术主流。SoC技术的核心是嵌入式芯核复用，嵌入式芯核复用并不仅仅是电路逻辑的复用，它还包含着嵌入式芯核的测试复用。当嵌入式芯核被集成到SoC后，其输入输出端口也就嵌入到SoC中，这样原本可控可测的端口就变得不可控制和不可观测。因此，需要新的测试体系结构及测试方法来解决SoC和嵌入式芯核的测试问题。

IEEEStd1500IEEE(全称StandardTestabilityMethodforEmbeddedCore-basedIntegratedCircuits)为关于嵌入式芯核测试技术的标准，标准所定义的硬件结构即环绕在嵌入式芯核周围的测试壳(wrapper)，它给嵌入式芯核的测试提供一个标准的测试平台。

但是，基于上述标准对于某个嵌入式芯核所生成的外围测试壳装置，不可用于其它嵌入式芯核，即现有的测试壳装置不支持测试复用。

发明内容

本申请提供了一种嵌入式芯核测试壳装置及其设计方法，目的在于解决如何提高测试壳装置的复用率的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种嵌入式芯核测试壳装置，包括：

测试壳指令寄存器WIR、测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选通器选择信号产生器MSG、第一选通器和第二选通器；

其中，所述WIR依据接收到的信号指令，输出相应的控制信号；

所述MSG依据所述控制信号中的信号序列，生成选通器选择信号序列，并依据预设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中，所述映射规则依据WBR中的WBR单元和选通器MUX的连接方式及各个选通器的功能预先设定。

可选地，所述MSG包括：

选择信号产生电路和选择信号映射电路；

所述选择信号产生电路用于接收所述控制信号中的信号序列，并依据所述控制信号中的信号序列，生成选通器选择信号序列；

所述选择信号映射电路用于依据预设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中。

可选地，所述控制信号中的信号序列包括：

信号wir_wpc、信号wir_extest和信号wir_scanmode组成的序列；

其中，wir_wpc有效表示当前WIR指令为并行测试指令，wir_extest有效表示当前WIR指令为外部测试指令，wir_scanmode有效表示当前WIR指令为测试壳扫描链扫描测试模式。

可选地，所述选通器选择信号序列包括：

信号wsc_en、信号wpc_ext_inv、信号wsc_int及信号wpc_ext组成的序列；

其中：

wsc_en和wpc_ext_inv用于为所述嵌入式芯核测试壳装置配置并行测试模式，wsc_en信号为1时选择所述嵌入式芯核测试壳装置的测试壳串行输入WSI作为测试壳扫描链第一个WBR单元的测试输入，为0时选择所述嵌入式芯核测试壳装置的测试壳并行输入WPI作为测试壳扫描链第一个WBR单元的测试输入；wpc_ext_inv信号为1时选择所述嵌入式芯核测试壳装置扫描链上一个WBR单元的测试输出作为下一个WBR单元的测试输入，为0时选择所述WPI作为下一个WBR单元的的测试输入；

wsc_int和wpc_ext用于为所述嵌入式芯核测试壳装置配置内部扫描测试模式，wsc_int为1时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链串联，为0时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链并联；wpc_ext为1时将所述嵌入式芯核测试壳装置并行扫描链最后一个WBR单元的测试输出作为所述嵌入式芯核测试壳装置的所述WPO，为0时将嵌入式芯核内部扫描链最后一个扫描单元的扫描输出作为所述嵌入式芯核测试壳装置的所述WPO。

可选地，所述选择信号产生电路包括：

四个逻辑与门与三个逻辑非门；

其中，逻辑与门1输入wir_wpc和wir_extest后输出wpc_ext，逻辑非门1输入wir_wpc后输出信号给逻辑与门2，逻辑与门2的另一个输入端输入wir_scanmode，输出wsc_en，逻辑非门3输入逻辑与门1的输出信号wpc_ext后，输出信号给逻辑与门3，逻辑与门3的另一个输入端输入wir_scanmode，输出wpc_ext_inv，逻辑非门2输入wir_extest后输出信号给逻辑与门4，逻辑与门4的另一端输入逻辑与门2的输出信号wsc_en，输出wsc_int。

可选地，如果所述WIR接收到用于指示旁路功能的指令WS_BYPASS，则所述WIR输出的控制信号中的信号序列的值为{0,0,0}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,0,0,0}；

如果所述WIR接收到用于指示串行外部测试功能的指令WS_EXTEST，则所述WIR输出的控制信号中的信号序列的值为{0,1,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{1,1,0,0}；

如果所述WIR接收到用于指示串行内部扫描测试功能的指令WS_INTEST_SCAN，则所述WIR输出的控制信号中的信号序列的值为{0,0,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{1,1,1,0}；

如果所述WIR接收到用于指示并行外部测试功能的指令WP_EXTEST，则所述WIR输出的控制信号中的信号序列的值为{1,1,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,0,0,1}；

如果所述WIR接收到用于指示并行内部扫描测试功能的指令WP_INTEST_SCAN，则所述WIR输出的控制信号中的信号序列的值为{1,0,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,1,0,0}。

可选地，所述预设的映射规则包括：

如果所述嵌入式芯核测试壳装置支持并行测试模式和内部扫描测试模式，wsc_en和wpc_ext_inv映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器，其中，wsc_en映射给在测试壳扫描链第一个WBR单元的测试输入插入的选通器，wpc_ext_inv映射给在测试壳扫描链内部插入的选通器；wsc_int和wpc_ext映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式的选通器，其中，wsc_int映射给在所述WPI和芯核SI之间插入的选通器，以及在测试壳扫描链内部插入的选通器，wpc_ext映射给在芯核SO和所述WPO之间插入的选通器；

如果所述嵌入式芯核测试壳装置支持并行测试模式和内部测试模式，但不支持内部扫描测试模式，wsc_en映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器；其他选择信号不进行映射；

如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，但不支持并行测试模式，wsc_int映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式且位于测试壳扫描链内部的选通器；其他选择信号不进行映射；

当所述嵌入式芯核测试壳装置不支持并行测试模式和内部扫描测试模式时，不进行选择信号映射。

一种嵌入式芯核测试壳装置的设计方法，包括：

计算嵌入式芯核的输入端口数和输出端口数之和，作为所述嵌入式芯核测试壳装置中WBR单元的数目；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定测试壳并行端口的宽度W_wpp、并行外部测试时并行扫描链的长度{L_i}，其中，i＝1,2,...,W_wpp，以及配置并行测试模式所插入选通器MUX-P的数目为所述嵌入式芯核测试壳装置中测试壳并行端口的宽度，并确定所述MUX-P的位置分别位于Cell₀,的CTI端，其中n＝W_wpp-1，Cell₀,为WBR单元，以及，确定所述MUX-P的1端接串行测试输入，0端接并行测试输入；

如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，确定内部扫描测试的数据通路、配置内部扫描测试模式所插入选通器MUX-S的数目、所述MUX-S的位置以及所述MUX-S的信号连接。

可选地，确定所述配置内部扫描测试模式所插入选通器MUX-S的数目包括：

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫描链的数量为芯核内部扫描链扫描输入端插入的选通器MUX-SI的数目；如果所述嵌入式芯核测试壳装置不支持并行测试，确定0为所述MUX-SI的数目；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫描链的数量为芯核内部扫描链扫描输出端插入的选通器MUX-SO的数目；如果所述嵌入式芯核测试壳装置不支持并行测试，确定0为所述MUX-SO的数目；

确定1为芯核内部扫描链到测试壳输出端口链插入的选通器MUX-SS的数目。

可选地，确定所述MUX-S的位置包括：

如果所述嵌入式芯核测试壳装置支持并行测试，确定所述MUX-SI并行位于的CTO端；

如果所述嵌入式芯核测试壳装置支持并行测试，确定所述MUX-SO依次位于的CTO端，其中n＝W_wpp-1；

确定所述MUX-SS位于的CTI端。

可选地，确定所述MUX-S的信号连接包括：

对于芯核内部扫描链扫描输入端插入的选通器MUX-SI，1端接串行测试输入，0端接并行测试输入；

对于芯核内部扫描链扫描输出端插入的选通器MUX-SO，1端接并行外部测试输出，0端接并行内部测试输出；

对于芯核内部扫描链到测试壳输出端口链插入的选通器MUX-SS，1端接芯核内部扫描单元输出，0端接测试壳扫描单元输出。本实施例所示的嵌入式芯核测试壳装置，包括：测试壳指令寄存器WIR、测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选通器选择信号产生器MSG、第一选通器和第二选通器，因为MSG依据WIR输出相应的控制信号中的信号序列，生成选通器选择信号序列，并依据预设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中，所述映射规则依据WBR中的WBR单元和选通器MUX的连接方式及各个选通器的功能预先设定，所以，当WBR连接方式发生改变时，WIR、WBY电路可以保持不变，仅需要根据新的WBR，分析MUX功能、MUX输入信号连接以及MUX在测试壳扫描链中的位置，重新生成MSG的映射规则即可，因此，能够实现将嵌入式芯核测试壳装置进行简单改造，使其适用于新的WBR，从而提高嵌入式芯核测试壳装置的复用率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种WBRCell结构的示意图；

图2a)为一种WIR指令下WBR的连接方式的示意图；

图2b)为又一种WIR指令下WBR的连接方式的示意图；

图2c)为又一种WIR指令下WBR的连接方式的示意图；

图2d)为又一种WIR指令下WBR的连接方式的示意图；

图2e)为又一种WIR指令下WBR的连接方式的示意图；

图3为本申请实施例公开的一种嵌入式芯核测试壳装置的结构示意图；

图4为本申请实施例公开的选择信号产生电路的示意图；

图5为本申请实施例公开的选择信号映射电路的示意图；

图6为本申请实施例公开的一种嵌入式芯核测试壳装置的设计方法的流程图；

图7为一种嵌入式芯核测试壳装置的示意图；

图8为对图7所示的嵌入式芯核测试壳装置修改后、MSG选择信号映射电路的示意图。

具体实施方式

IEEEStd1500标准规定的芯核测试壳结构由测试壳边界寄存器(WrapperBoundaryRegister，WBR)、测试壳旁路寄存器(WrapperBypassRegister，WBY)、测试壳指令寄存器(WrapperInstructionRegister，WIR)、测试壳串行端口(WrapperSerialPort，WSP)和可选的测试壳并行端口(WrapperParallelPort，WPP)组成。

其中，WBR是数据寄存器，用于提供测试激励和接收测试响应。WBR由串行连接的测试壳边界寄存器单元(WBRCell)组成，WBRCell能实现测试激励的施加和测试响应的捕获，从而实现对嵌入式芯核的控制和观察。嵌入式芯核的每一个输入及输出端口都有一个WBRCell，但测试访问机制(TestAccessMechanism，TAM)端口和模拟端口可以不设置WBRCell。IEEEStd1500只定义了两种类型的WBRCell：输入WBRCell和输出WBRCell。WBRCell提供4个输入输出端口：测试输入端口(CellTestInput，CTI)、测试输出端口(CellTestOutput，CTO)、功能输入端口(CellFunctionalInput，CFI)、功能输出端口(CellFunctionalOutput，CFO)，CTI和CTO组成移位路径(CTI→CTO)，CFI和CFO组成功能路径(CFI→CFO)。每个WBRCell至少包括一个存储单元。所有WBRCell的移位路径首尾相连组成测试壳扫描链，连接在测试壳串行输入(WrapperSerialInput，WSI)和测试壳串行输出(WrapperSerialOutput，WSO)之间。对于输入单元(inputcell)，CFI和测试壳功能输入相连，CFO和芯核输入相连，对于输出单元(outputcell)，CFI和芯核输出相连，CFO和测试壳功能输出相连。WBRCell只要达到IEEE1500规定的模式及行为即可，因而没有固定的结构，图1为一种最简单的WBRCell结构。

WBY是数据寄存器，在测试壳串行输入WSI和测试壳串行输出WSO之间提供一条支路。当没有其他数据寄存器可选的时候，它可以由当前的测试壳指令选择充当默认的数据寄存器，为其他芯核的测试提供一条测试数据快速通过的路径。

WIR是指令寄存器，用于控制测试壳的操作，WIR通过测试壳串行输入WSI和测试封装壳串行控制(WrapperSerialControl，WSC)将指令串行地送入测试壳电路。并根据载入的指令决定当前的测试模式是核外测试还是内部测试，决定访问方式是串行访问还是并行访问，决定被连接在测试壳串行输入WSI与测试壳串行输出WSO之间的寄存器是WIR、WBR还是WBY，最后，指令寄存器负责根据载入的指令产生测试壳控制信号来控制WBY的移位、WBRCell的移位/捕获/更新/传输操作、以及选通器的选择。

WSP是测试壳基本端口，用于测试壳寄存器中指令和数据输入输出，除了测试壳串行输入输出(WSI、WSO)以外，它还包含控制所有测试壳寄存器的测试封装壳串行控制(WSC)，WSC由6条强制信号线(WRSTN、WRCK、SelectWIR、ShiftWR、CaptureWR、UpdateWR)和2条可选信号线(TransferDR、AUXCK)组成。当SelectWIR有效时，WIR连接在WSI和WSO之间。当SelectWIR无效时，WBR或WBY连接在WSI和WSO之间。

WPP提供对测试壳的并行访问，它由测试壳并行输入(WrapperParallelInput，WPI)、测试壳并行输出(WrapperParallelOutput，WPO)和测试壳并行控制(WrapperParallelControl，WPC)组成。它可以将串行测试壳扫描链分割成多条并行扫描链，节约测试时间。WPP宽度越大，测试时间越短，但是所需的测试管脚资源也越多，所以应该在测试时间和测试资源折中考虑。

测试壳通过载入不同的WIR指令来控制不同测试模式，表1是几种常见WIR指令的描述。

表1

图2中，WPI[2:0]表示嵌入式芯核测试壳装置的测试壳并行输入，其宽度为3，A0至A3表示嵌入式芯核测试壳装置的功能输入，CLK表示嵌入式芯核测试壳装置时钟输入，SE表示嵌入式芯核测试壳装置的扫描使能，WPO[2:0]表示嵌入式芯核测试壳装置的测试壳并行输出，其宽度为3，B0至B3表示嵌入式芯核测试壳装置的功能输出。ScanChain0(第一扫描链)和ScanChain1(第二扫描链)为嵌入式芯核内部扫描链。

由图2可见，WBR由一系列串行连接的WBRCell和选通器(Multiplex，简写为MUX)组成，WBRCell能实现测试激励的施加和测试响应的捕获，MUX能实现不同的WBR配置方式，产生符合当前WIR指令的测试通路。生成测试壳装置时，要根据嵌入式芯核特征确定串行连接WBRCell和MUX的方式。具体的生成步骤如下：

首先，配置WBR所需要的MUX数目(简记为N_mux)由以下信息共同决定：

1)测试壳并行端口宽度(W_wpp)，WPP将串行测试壳扫描链分割成多条并行测试扫描链，W_wpp决定配置测试壳装置并行测试模式所需要的MUX数目：N_mux-parallel＝W_wpp；

2)嵌入式芯核的扫描测试策略决定配置测试壳装置内部扫描测试模式所需要的MUX数目，对于支持内部扫描测试的芯核，在进行并行内部扫描测试(WP_INTEST_SCAN)时，需要连接芯核内部扫描链与WPP，因此在芯核扫描输入前和扫描输出后均需插入与芯核内部扫描链条数相同的MUX；在进行串行内部扫描测试时(WS_INTEST_SCAN)，需要串行连接测试壳扫描链与芯核内部扫描链，而在进行串行外部测试时(WS_EXTEST)，需要旁路芯核内部扫描链，因此在芯核内部扫描链串行连接的扫描输出后需要插入1个MUX。因此，芯核内部扫描链数目(N_scan)决定配置测试壳内部扫描测试模式所需要的MUX数目为N_mux-scan＝N_scan×2+1，其中，N_scan×2个用于并行内部扫描测试模式配置，1个用于串行内部扫描测试模式配置。对于不支持内部扫描测试的芯核，N_mux-scan＝0。

3)从而，N_mux＝N_mux-parallel+N_mux-scan：

a)假设N_scan＝1，W_wpp＝2，则N_mux-parallel＝2，N_mux-scan＝3，N_mux＝5；

b)假设N_scan＝2，W_wpp＝3，则N_mux-parallel＝3，N_mux-scan＝5，N_mux＝8；

c)假设N_scan＝3，W_wpp＝4，则N_mux-parallel＝4，N_mux-scan＝7，N_mux＝11；

d)假设N_scan＝0，W_wpp＝4，则N_mux-parallel＝4，N_mux-scan＝0，N_mux＝4；

e)假设N_scan＝0，W_wpp＝0，则N_mux-parallel＝0，N_mux-scan＝0，N_mux＝0；

f)假设N_scan＝3，W_wpp＝0，则N_mux-parallel＝0，N_mux-scan＝1，N_mux＝1；

其次，MUX在测试壳扫描链中的位置由芯核输入端口数目(N_i)、输出端口数目(N_o)、以及测试壳并行扫描链长度{L_i}(i＝1,2,...,W_wpp)共同决定：

1)N_i和N_o决定测试壳WBRCell数目(N_cell)，并和W_wpp、{L_i}共同决定配置并行测试模式所插入选通器(简记为MUX-P)的位置。假设测试壳并行扫描链长度分别为L₁,L₂,L₃,L₄...,则MUX-P分别位于Cell₀,的CTI端，其中n＝W_wpp-1：

a)假设N_cell＝19，W_wpp＝2，并行外部测试时测试壳并行扫描链长度分别为L₁＝9,L₂＝10，则两个MUX-P分别位于Cell₀和Cell₉的CTI端；

b)假设N_cell＝29，W_wpp＝3，并行外部测试时测试壳并行扫描链长度分别为L₁＝9,L₂＝10,L₃＝10，则三个MUX-P分别位于Cell₀、Cell₉、Cell₁₉的CTI端；

2)它们决定配置内部扫描测试模式所插入选通器(简记为MUX-S)的位置，芯核内部扫描链扫描输入端(SI)所插入MUX(简称MUX-SI)并行位于的CTO端，芯核内部扫描链扫描输出端(SO)所插入MUX(简称MUX-SO)依次位于的CTO端，其中n＝W_wpp-1，芯核内部扫描链到测试壳输出端口链所插入MUX(简称MUX-SS)位于的CTI端：

a)假设N_i＝9，N_o＝10，N_scan＝1，W_wpp＝2，并行外部测试时测试壳并行扫描链长度分别为L₁＝9,L₂＝10，则一个MUX-SI位于Cell₈的CTO端，一个MUX-SO位于Cell₈的CTO端，一个MUX-SS位于Cell₉的CTI端；

b)假设N_i＝9，N_o＝20，N_scan＝2，W_wpp＝3，并行外部测试时测试壳并行扫描链长度分别为L₁＝9,L₂＝10,L₃＝10，两个MUX-SI位于Cell₈的CTO端，并通过芯核内部扫描链串行连接，两个MUX-SO分别位于Cell₈、Cell₁₈的CTO端，一个MUX-SS位于Cell₉的CTI端；

第三，MUX选择信号由MUX功能、MUX输入信号连接以及MUX在测试壳扫描链中的位置共同决定：

1)MUX功能决定MUX选择信号，MUX按功能可以分为两类，一类用于配置测试壳并行测试模式，一类用于配置测试壳内部扫描测试模式；

2)MUX输入信号连接决定MUX选择信号连接，对于同样的输入信号，不同的0端和1端连接方式需要完全相反的选择信号；

3)MUX在测试壳扫描链中的位置决定MUX功能，因而决定该MUX所需要的选择信号。

从以上分析可以看出，对于某个嵌入式芯核所生成的测试壳装置，不可用于其它嵌入式芯核，即不支持测试复用：对于某个嵌入式芯核给定W_wpp参数所生成的测试壳装置，也不可用于该嵌入式芯核其他W_wpp参数的情况；同样，对于某个WIR指令集所生成的测试壳装置，也不可用于其他未被支持的WIR指令。这大大降低了测试壳装置的复用率。为了提高嵌入式芯核测试壳装置测试复用率，测试壳装置应该最大限度的支持测试复用，测试壳装置设计应该在尽可能多的复用WIR、WBR和WBY电路的前提下完成。

因此，本申请实施例公开的一种嵌入式芯核测试壳装置，目的在于，只对嵌入式芯核测试壳装置做简单的改进，即可实现嵌入式芯核测试壳装置的复用。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例公开的一种嵌入式芯核测试壳装置，如图3所示，包括：

测试壳指令寄存器WIR，测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选通器选择信号产生器(MultiplexSelectGenerator，MSG)、第一选通器和第二选通器。

其中，WBY、WBR和WIR的功能与前面描述(即现有标准)一致，WBY负责在WSI和WSO之间提供最短的旁路路径，WBR用于为芯核提供测试激励和收集测试响应，WIR用于控制测试壳的操作。第一选通器用于WBY和WBR的选择，由wby_shift控制，WBY的串行输出wby_so连接在第一选通器的输入1端，WBR的串行输出wbr_so连接在第一选通器的输入0端。当wby_shift信号为1时，WBY的串行输出wby_so由第一选通器选通输出，即，WBY连接在WSI和WSO之间；当wby_shift信号为0时，WBR的串行输出wbr_so由第一选通器选通输出，即，WBR连接在WSI和WSO之间。第二选通器用于WIR和WDR(即第一选通器的输出)的选择，由SelectWIR控制，WIR的串行输出wir_so连接在第二选通器的输入1端，WDR的串行输出(即第一选通器的输出)连接在第二选通器的输入0端。当SelectWIR信号为1时，WIR的串行输出wir_so由第二选通器选通输出，即，WIR连接在WSI和WSO之间；当SelectWIR信号为0时，WDR的串行输出(即第一选通器的输出)由第二选通器选通输出，即，第一选通器的输出连接在WSI和WSO之间。

具体地，WIR依据接收到的信号指令，输出相应的控制信号，MSG接收控制信号中的信号序列，依据所述信号序列，生成选通器选择信号，并依据预设的映射规则，将选通器选择信号输出到所述WBR中相应MUX的选择信号端，其中，映射规则依据WBR中的WBRcell和选通器MUX的连接方式预先设定。

进一步地，MSG具体包括两部分，分别为选择信号产生电路和选择信号映射电路。选择信号产生电路用于接收控制信号中的信号序列，并依据所述信号序列，生成选通器选择信号序列。本实施例中，具体地，如图4所示，选择信号产生电路用于接收的信号序列中包括信号wir_wpc、wir_extest和wir_scanmode，其中，wir_wpc有效表示当前WIR指令为并行测试指令，wir_extest有效表示当前WIR指令为外部测试指令，wir_scanmode有效表示当前WIR指令为测试壳扫描测试模式。

如图4所示，选择信号产生电路生成的选通器选择信号序列包括信号wsc_en、wpc_ext_inv、wsc_int及wpc_ext。其中，wsc_en和wpc_ext_inv为配置并行测试模式所插入MUX的选择信号，用于为所述嵌入式芯核测试壳装置配置并行测试模式，wsc_en信号为1时选择所述嵌入式芯核测试壳装置的测试壳串行输入WSI作为测试壳扫描链第一个WBR单元的测试输入，为0时选择WPI作为测试壳扫描链第一个WBR单元的测试的测试输入。

wpc_ext_inv信号为1时选择所述嵌入式芯核测试壳装置扫描链上一个WBR单元的测试输出作为下一个WBR单元的测试输入，为0时选择WPI作为下一个WBR单元的测试输入的测试输入。

wsc_int和wpc_ext为配置内部扫描测试模式所插入MUX的选择信号，用于为所述嵌入式芯核测试壳装置配置内部扫描测试模式，wsc_int信号为1时将嵌入式芯核内部扫描链与测试壳装置的扫描链串联，即，将芯核内部扫描链首尾相连，将最后一个输入WBR单元的测试输出作为其输入，将其输出作为第一个输出WBR单元的测试输入，为0时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链并联，即，将WPI作为并行扫描链的输入，将并行扫描链的输出作为WPO。

wpc_ext信号为1时将测试壳并行扫描链最后一个WBR单元的测试输出作为所述嵌入式芯核测试壳装置的所述WPO，为0时将嵌入式芯核内部扫描链最后一个扫描单元的扫描输出作为所述嵌入式芯核测试壳装置的所述WPO。

本实施例中，根据MUX功能，MSG产生的MUX选择信号分为两类，第一类用于配置并行测试模式，第二类用于配置内部扫描测试模式。

因此，如图4所示，选择信号产生电路由四个逻辑与门与三个逻辑非门构成，即：逻辑与门1输入wir_wpc和wir_extest后输出wpc_ext，逻辑非门1输入wir_wpc后输出信号给逻辑与门2，逻辑与门2的另一个输入端输入wir_scanmode，输出wsc_en，逻辑非门3输入逻辑与门1的输出信号wpc_ext后，输出信号给逻辑与门3，逻辑与门3的另一个输入端输入wir_scanmode，输出wpc_ext_inv，逻辑非门2输入wir_extest后输出信号给逻辑与门4，逻辑与门4的另一端输入逻辑与门2的输出信号wsc_en，输出wsc_int。

选择信号产生电路生成的信号序列中各个信号的值与输入WIR指令及WIR输出的信号序列的对应关系如表2所示。

表2

在选择信号产生电路生成选择信号后，选择信号映射电路依据预设的映射规则，将选择信号映射输出给WBR中相应的MUX。具体地，本实施例中，如果所述嵌入式芯核测试壳装置支持并行测试模式和内部扫描测试模式：wsc_en和wpc_ext_inv映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器，其中，wsc_en映射给在测试壳扫描链第一个WBR单元的测试输入插入的选通器，wpc_ext_inv映射给在测试壳扫描链内部插入的选通器；wsc_int和wpc_ext映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式的选通器，其中，wsc_int映射给在所述WPI和芯核SI之间插入的选通器，以及在测试壳扫描链内部插入的选通器，wpc_ext映射给在芯核SO和所述WPO之间插入的选通器；

如果所述嵌入式芯核测试壳装置支持并行测试模式和内部测试模式，但不支持内部扫描测试模式：

wsc_en映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器；其他选择信号不进行映射；

如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，但不支持并行测试模式：

wsc_int映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式且位于测试壳扫描链内部的选通器；其他选择信号不进行映射；

当所述嵌入式芯核测试壳装置不支持并行测试模式和内部扫描测试模式时：

不进行选择信号映射。

如图5所示为映射规则，适用于所述嵌入式芯核测试壳装置支持并行测试模式和内部扫描测试模式的情况，其中，wsc_en映射给Mux₀；wpc_ext_inv分别映射给Mux₁，Mux₇；wsc_int分别映射给Mux₂，Mux₃，Mux₆；wpc_ext分别映射给Mux₄，Mux₅；其中，输出Sel代表所映射选通器的选择信号select。映射结果可参见图7所示。

本实施例所示的嵌入式芯核测试壳装置，当WBR连接方式发生改变时，WIR和WBY电路可以保持不变，仅需要根据新的WBR，分析MUX功能、MUX输入信号连接以及MUX在测试壳扫描链中的位置，重新生成MSG的映射规则即可，因此，能够实现将嵌入式芯核测试壳装置进行简单改造，使其适用于新的WBR，从而提高嵌入式芯核测试壳装置的复用率。

本申请实施例还公开了一种嵌入式芯核测试壳装置的设计方法，如图6所示，包括以下步骤：

S601：确定WBRCell的数目，并按WSI-输入端口链-输出端口链-WSO的顺序连接WBR单元，形成测试壳扫描链；

具体地，计算嵌入式芯核的输入端口数和输出端口数之和，作为所述嵌入式芯核测试壳装置中WBR单元的数目：

N_cell＝N_i+N_o

其中，N_i为嵌入式芯核的输入端口数，输入端口对应的WBRCell连接形成输入端口链，N_o为嵌入式芯核的输出端口数，输出端口对应的WBRCell连接形成输出端口链，N_cell为WBRCell的数目。

测试壳扫描链的作用为：后续插入的选通器都是以这个串行连接的扫描链为基础，插入在测试壳扫描链相邻的两个WBR单元之间。

S602：确定嵌入式芯核测试壳装置支持并行测试模式，执行S603～S607，如果嵌入式芯核测试壳装置不支持并行测试模式，跳过S603～S607，执行S608；

S603：确定测试壳并行端口的宽度W_wpp；

具体地，如果所述嵌入式芯核测试壳装置支持内部扫描测试，确定所述嵌入式芯核内部扫描链的数量加1为所述嵌入式芯核测试壳装置中测试壳并行端口的宽度W_wpp；如果所述嵌入式芯核测试壳装置不支持内部扫描测试，则所述嵌入式芯核中测试壳并行端口的宽度W_wpp可以为预设数值，实际应用中，预设数值由用户自定义。

S604：确定并行外部测试时并行扫描链的长度{L_i}(i＝1,2,...,W_wpp)；

具体地，所述嵌入式芯核测试壳装置并行外部测试时并行扫描链的长度确定并行外部测试的数据通路，{L_i}(n＝1,2,...,W_wpp)满足以下条件：

${\mathrm{\Σ}}_{i=1}^{W_{wpp}}{L}_i=N_{cell}$ 且 $L_{max}=ceiling\left(\frac{N_{cell}}{W_{wpp}}\right)$

其中，W_wpp为测试壳并行端口宽度，L_max为最长并行扫描链的长度。

S605：确定配置并行测试模式所插入选通器MUX-P的数目：

N_mux-parallel＝W_wpp

S606：确定所述MUX-P的位置，并在测试壳扫描链插入所述MUX-P；

具体地，所述MUX-P的位置分别位于Cell₀,的CTI端，其中n＝W_wpp-1，Cell₀,为WBR单元。

S607：确定所述MUX-P的信号连接：1端接串行测试输入，0端接并行测试输入；

具体地，对于位于Cell₀的CTI端的MUX-P，1端接测试壳串行输入WSI，0端接测试壳并行输入WPI；

对于其他MUX-P，1端接上一个WBR单元的测试输出，0端接测试壳并行输入WPI。

S608：确定嵌入式芯核测试壳装置支持内部扫描测试模式，执行S609～S612，如果嵌入式芯核测试壳装置不支持内部扫描测试模式，跳过S609～S612，执行S613；

S609：确定内部扫描测试的数据通路。

具体地，将所述嵌入式芯核的N_scan条内部扫描链首尾相连，并按WSI-输入端口链-芯核内部扫描链-输出端口链-WSO的顺序形成串行内部扫描测试的数据通路；

如果所述嵌入式芯核测试壳装置支持并行测试，确定所述嵌入式芯核的N_scan条内部扫描链和1条所述嵌入式芯核测试装置的测试壳扫描链为并行扫描链，并按WPI-并行扫描链-WPO的顺序形成并行内部扫描测试的数据通路。

S610：确定配置内部扫描测试模式所插入选通器MUX-S的数目。

具体地，如果所述嵌入式芯核测试壳装置不支持并行测试模式，则确定所述MUX-S的数目满足以下条件：

N_mux-scan＝1

如果所述嵌入式芯核测试壳装置支持并行测试模式，则确定所述MUX-S的数目满足以下条件：

N_mux-scan＝N_scan×2+1

其中，N_scan×2个用于并行内部扫描测试模式配置，1个用于串行内部扫描测试模式配置。

S611：确定所述MUX-S的位置，并在测试壳扫描链插入所述MUX-S；

具体地，确定芯核内部扫描链到输出端口链插入的1个MUX-SS位于的CTI端；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定芯核内部扫描链扫描输入端插入的N_scan个MUX-SI并行位于的CTO端，其中，N_i为嵌入式芯核的输入端口数；确定芯核内部扫描链扫描输出端插入的N_scan个MUX-SO依次位于的CTO端，其中n＝W_wpp-1；

S612：确定所述MUX-S的信号连接：

MUX-SS：1端接芯核内部扫描单元输出，0端接测试壳扫描单元输出；

MUX-SI：1端接串行测试输入，0端接测试壳并行测试输入WPI；

具体地，对于输入端口链到芯核内部扫描链插入的MUX-SI，1端接的测试输出；

对于其他MUX-SI，1端接芯核内部扫描链的扫描输出；

MUX-SO：1端接并行外部测试输出，0端接并行内部测试输出；

具体地，1端接测试壳扫描链WBR单元的测试输出，0端接芯核内部扫描链的扫描输出。

S613：完成WBR设计。

依据以上步骤，假设某嵌入式芯核，N_i＝9，N_o＝11，N_scan＝2，W_wpp＝3，嵌入式芯核测试壳装置中WBRCell的数目为20，确定测试壳并行端口的宽度为3，3条并行扫描链的长度分别为{6，7，7}，确定所需要的选通器数目为8，其中，配置并行测试模式的MUX-P数目为3，分别位于Cell₀,Cell₆,Cell₁₃的CTI端，配置内部扫描测试模式的MUX-S数目为5，2个MUX-SI位于Cell₈的CTO端，并通过芯核扫描链进行串联，2个MUX-SO分别位于Cell₅,Cell₁₂的CTO端，1个MUX-SS位于Cell₉的CTI端，所得到的测试壳扫描链连接如图7所示(本申请实施例所述的嵌入式芯核测试壳装置的一种示例)。

完成WBR设计后，可以将WBR与WIR、WBY、MSG及第一选通器、第二选通器相连构成图3所示的测试壳装置。

本申请实施例所述的嵌入式芯核测试壳装置及使用上述方法所得到的嵌入式芯核测试壳装置，当图7所示的嵌入式芯核测试壳装置的WBR连接方式发生改变时，WIR和WBY电路可以保持不变，仅需要设计新的WBR电路，并根据新的WBR连接，分析MUX功能、MUX输入信号连接以及MUX在测试壳扫描链中的位置，重新设计MSG映射电路(规则)，具体地：

1)当N_cell、N_scan(或W_wpp)保持不变，只有并行外部测试时条并行扫描链的长度{L_i}(n＝1,2,...,W_wpp)发生改变，(如从{6，7，7}到{7，6，7})，此时，配置并行测试模式的MUX位置发生改变(Mux₁从Cell₆的CTI端移到Cell₇的CTI端)，其功能、输入信号来源和编号均保持不变，配置内部扫描测试模式的MUX位置可能发生改变，由N_i是否变化决定，其功能、输入信号来源和编号均保持不变，不需要对MSG电路进行修改；

2)当N_cell保持不变，N_scan(或W_wpp)发生改变(如N_scan从2到3)，相应地，W_wpp和{L_i}发生改变，如W_wpp从3到4，{L_i}从{6，7，7}到{5，5，5，5}，此时，配置并行测试模式的MUX数目(N_mux-parallel从3变为4)和位置发生改变(Mux₁从Cell₆的CTI端移到Cell₅的CTI端...)，配置内部扫描测试模式的MUX数目发生改变(N_mux-scan从5变为7)，位置是否发生改变由N_i是否变化决定，但是原有MUX功能、输入信号来源和编号没有发生改变，仅需要根据增加(或减少)的MUX编号对MSG映射电路进行修改(将wpc_ext_inv映射到为配置并行测试模式新增MUX，将wsc_int映射到为配置内部扫描测试模式在芯核扫描输入端口新增MUX，将wpc_ext映射到为配置内部扫描测试模式在芯核扫描输出端口新增MUX)；

3)当N_scan(或W_wpp)保持不变，N_cell发生改变(如N_cell从20到30)，相应地，{L_i}发生变化(如从{6，7，7}到{10，10，10})，导致配置并行测试模式和内部扫描测试模式的MUX位置发生改变(如Mux₁从Cell₆的CTI端移到Cell₁₀的CTI端，Mux₇从Cell₁₃的CTI端移到Cell₂₀的CTI端...)，其功能、输入信号来源和编号均保持不变，不需要对MSG电路进行修改；

4)当N_cell，N_scan(或W_wpp)都发生改变，此时，配置并行测试模式和配置内部扫描测试模式的MUX数目和位置均发生改变，但是MUX功能、输入信号来源没有发生改变，根据3)和4)的分析，仅需要根据新增MUX的编号对MSG映射电路进行修改；

上述分析总结如表3所示：

表3

当图7所示的嵌入式芯核测试壳装置的WBR连接方式未发生改变，仅MUX编号发生变化时(如MUX-SI对应的编号从{Mux₂，Mux₃}变为{Mux₄，Mux₅}，MUX-SO对应的编号从{Mux₄，Mux₅}变为{Mux₂，Mux₃})，此时，仅需要根据新编号对MSG映射电路进行修改(如图8所示)；

当WIR指令集发生变化时，可能需要修改MSG选择信号产生电路。本方案实施例假设WIR支持：WS_BYPASS、WS_EXTEST、WS_INTEST_SCAN、WP_EXTEST、WP_INTEST_SCAN。

也就是说，本申请实施例所述的装置，以及使用本申请实施例所述的方法得到的装置，均可以提高测试壳装置的复用率：针对某个嵌入式芯核设计的测试壳装置，当芯核特征(N_cell、N_scan)或测试壳装置特征(W_wpp、{L_i})发生变化时，修改后可适用于新的WBR，也可适用于其他嵌入式芯核

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种嵌入式芯核测试壳装置，其特征在于，包括：

测试壳指令寄存器WIR、测试壳边界寄存器WBR、测试壳旁路寄存器WBY、测试壳选通器选择信号产生器MSG、第一选通器和第二选通器；

其中，所述WIR依据接收到的信号指令，输出相应的控制信号；

所述MSG依据所述控制信号中的信号序列，生成选通器选择信号序列，并依据预设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中，所述映射规则依据WBR中的WBR单元和选通器MUX的连接方式及各个选通器的功能预先设定。

2.根据权利要求1所述的装置，其特征在于，所述MSG包括：

选择信号产生电路和选择信号映射电路；

所述选择信号产生电路用于接收所述控制信号中的信号序列，并依据所述控制信号中的信号序列，生成选通器选择信号序列；

所述选择信号映射电路用于依据预设的映射规则，将所述选通器选择信号序列映射输出到所述WBR中相应的选通器MUX中。

3.根据权利要求2所述的装置，其特征在于，所述控制信号中的信号序列包括：

信号wir_wpc、信号wir_extest和信号wir_scanmode组成的序列；

其中，wir_wpc有效表示当前WIR指令为并行测试指令，wir_extest有效表示当前WIR指令为外部测试指令，wir_scanmode有效表示当前WIR指令为测试壳扫描链扫描测试模式。

4.根据权利要求3所述的装置，其特征在于，所述选通器选择信号序列包括：

信号wsc_en、信号wpc_ext_inv、信号wsc_int及信号wpc_ext组成的序列；

其中：

wsc_en和wpc_ext_inv用于为所述嵌入式芯核测试壳装置配置并行测试模式，wsc_en信号为1时选择所述嵌入式芯核测试壳装置的测试壳串行输入WSI作为测试壳扫描链第一个WBR单元的测试输入，为0时选择所述嵌入式芯核测试壳装置的测试壳并行输入WPI作为测试壳扫描链第一个WBR单元的测试输入；wpc_ext_inv信号为1时选择所述嵌入式芯核测试壳装置扫描链上一个WBR单元的测试输出作为下一个WBR单元的测试输入，为0时选择所述WPI作为下一个WBR单元的的测试输入；

wsc_int和wpc_ext用于为所述嵌入式芯核测试壳装置配置内部扫描测试模式，wsc_int为1时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链串联，为0时将嵌入式芯核内部扫描链与所述嵌入式芯核测试壳装置的扫描链并联；wpc_ext为1时将所述嵌入式芯核测试壳装置并行扫描链最后一个WBR单元的测试输出作为所述嵌入式芯核测试壳装置的所述WPO，为0时将嵌入式芯核内部扫描链最后一个扫描单元的扫描输出作为所述嵌入式芯核测试壳装置的所述WPO。

5.根据权利要求4所述的装置，其特征在于，所述选择信号产生电路包括：

四个逻辑与门与三个逻辑非门；

其中，逻辑与门1输入wir_wpc和wir_extest后输出wpc_ext，逻辑非门1输入wir_wpc后输出信号给逻辑与门2，逻辑与门2的另一个输入端输入wir_scanmode，输出wsc_en，逻辑非门3输入逻辑与门1的输出信号wpc_ext后，输出信号给逻辑与门3，逻辑与门3的另一个输入端输入wir_scanmode，输出wpc_ext_inv，逻辑非门2输入wir_extest后输出信号给逻辑与门4，逻辑与门4的另一端输入逻辑与门2的输出信号wsc_en，输出wsc_int。

6.根据权利要求4所述的装置，其特征在于，如果所述WIR接收到用于指示旁路功能的指令WS_BYPASS，则所述WIR输出的控制信号中的信号序列的值为{0,0,0}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,0,0,0}；

如果所述WIR接收到用于指示串行外部测试功能的指令WS_EXTEST，则所述WIR输出的控制信号中的信号序列的值为{0,1,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{1,1,0,0}；

如果所述WIR接收到用于指示串行内部扫描测试功能的指令WS_INTEST_SCAN，则所述WIR输出的控制信号中的信号序列的值为{0,0,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{1,1,1,0}；

如果所述WIR接收到用于指示并行外部测试功能的指令WP_EXTEST，则所述WIR输出的控制信号中的信号序列的值为{1,1,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,0,0,1}；

如果所述WIR接收到用于指示并行内部扫描测试功能的指令WP_INTEST_SCAN，则所述WIR输出的控制信号中的信号序列的值为{1,0,1}，所述选择信号产生电路生成的选通器选择信号序列的值为{0,1,0,0}。

7.根据权利要求4所述的装置，其特征在于，所述预设的映射规则包括：

如果所述嵌入式芯核测试壳装置支持并行测试模式和内部扫描测试模式，wsc_en和wpc_ext_inv映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器，其中，wsc_en映射给在测试壳扫描链第一个WBR单元的测试输入插入的选通器，wpc_ext_inv映射给在测试壳扫描链内部插入的选通器；wsc_int和wpc_ext映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式的选通器，其中，wsc_int映射给在所述WPI和芯核SI之间插入的选通器，以及在测试壳扫描链内部插入的选通器，wpc_ext映射给在芯核SO和所述WPO之间插入的选通器；

如果所述嵌入式芯核测试壳装置支持并行测试模式和内部测试模式，但不支持内部扫描测试模式，wsc_en映射给所述嵌入式芯核测试壳装置配置并行测试模式的选通器；其他选择信号不进行映射；

如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，但不支持并行测试模式，wsc_int映射给所述嵌入式芯核测试壳装置配置内部扫描测试模式且位于测试壳扫描链内部的选通器；其他选择信号不进行映射；

当所述嵌入式芯核测试壳装置不支持并行测试模式和内部扫描测试模式时，不进行选择信号映射。

8.一种嵌入式芯核测试壳装置的设计方法，其特征在于，包括：

计算嵌入式芯核的输入端口数和输出端口数之和，作为所述嵌入式芯核测试壳装置中WBR单元的数目；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定测试壳并行端口的宽度W_wpp、并行外部测试时并行扫描链的长度{L_i}，i＝1,2,...,W_wpp，以及配置并行测试模式所插入选通器MUX-P的数目为所述嵌入式芯核测试壳装置中测试壳并行端口的宽度，并确定所述MUX-P的位置分别位于Cell₀,的CTI端，其中n＝W_wpp-1，Cell₀,为WBR单元，以及，确定所述MUX-P的1端接串行测试输入，0端接并行测试输入；

如果所述嵌入式芯核测试壳装置支持内部扫描测试模式，确定内部扫描测试的数据通路；、配置内部扫描测试模式所插入选通器MUX-S的数目、所述MUX-S的位置以及所述MUX-S的信号连接。

9.根据权利要求8所述的方法，其特征在于，确定所述配置内部扫描测试模式所插入选通器MUX-S的数目包括：

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫描链的数量为芯核内部扫描链扫描输入端插入的选通器MUX-SI的数目；如果所述嵌入式芯核测试壳装置不支持并行测试，确定0为所述MUX-SI的数目；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述嵌入式芯核内部扫描链的数量为芯核内部扫描链扫描输出端插入的选通器MUX-SO的数目；如果所述嵌入式芯核测试壳装置不支持并行测试，确定0为所述MUX-SO的数目；

确定1为芯核内部扫描链到测试壳输出端口链插入的选通器MUX-SS的数目。

10.根据权利要求9所示的方法，其特征在于，确定所述MUX-S的位置包括：

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述MUX-SI并行位于的CTO端；

如果所述嵌入式芯核测试壳装置支持并行测试模式，确定所述MUX-SO依次位于的CTO端，其中n＝W_wpp-1；

确定所述MUX-SS位于的CTI端。

11.根据权利要求10所示的方法，其特征在于，确定所述MUX-S的信号连接包括：

对于芯核内部扫描链扫描输入端插入的选通器MUX-SI，1端接串行测试输入，0端接并行测试输入；

对于芯核内部扫描链扫描输出端插入的选通器MUX-SO，1端接并行外部测试输出，0端接并行内部测试输出；

对于芯核内部扫描链到测试壳输出端口链插入的选通器MUX-SS，1端接芯核内部扫描单元输出，0端接测试壳扫描单元输出。