CN105164806A - 层叠封装结构 - Google Patents

层叠封装结构 Download PDF

Info

Publication number
CN105164806A
CN105164806A CN201480009611.0A CN201480009611A CN105164806A CN 105164806 A CN105164806 A CN 105164806A CN 201480009611 A CN201480009611 A CN 201480009611A CN 105164806 A CN105164806 A CN 105164806A
Authority
CN
China
Prior art keywords
bonding pad
ball
ball bonding
array substrate
grid array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480009611.0A
Other languages
English (en)
Inventor
高华宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Marvell World Trade Ltd
Mawier International Trade Co Ltd
Original Assignee
Mawier International Trade Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mawier International Trade Co Ltd filed Critical Mawier International Trade Co Ltd
Publication of CN105164806A publication Critical patent/CN105164806A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开的实施例提供了一种第一封装体，该第一封装体被配置为耦合到第二封装体，其中第一封装体包括：球栅阵列衬底；耦合到球栅阵列衬底的裸片；围绕球栅阵列衬底的外围布置的两排球焊盘，其中两排球焊盘中的球焊盘被配置为接收焊料球，以将第一封装体耦合到第二封装体，其中两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，其中两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，其中第一类型球焊盘不同于第二类型球焊盘。

Description

层叠封装结构
相关申请的交叉引用
本申请要求于2014年2月20日提交的、申请号为14/184,986的美国专利申请的优先权，该美国专利申请要求于2013年2月21日提交的、申请号为61/767,337的美国临时专利申请的优先权，其完整说明书通过引用方式被整体并入此处。
技术领域
本公开的实施例涉及层叠封装(packageonpackage，PoP)结构，并更为具体地涉及包括在球焊盘之间延伸的迹线的封装布局。
背景技术
通常，在多个多芯片封装布局的情况下，将封装布局以层叠封装(PoP)布局或多芯片模块(MCM)布局中的任一种布局来布置。这些封装布局往往较厚(例如，大约1.7毫米至2毫米)。
层叠封装的封装布局可以包括将两个或更多封装在彼此顶部上结合的集成电路。例如，层叠封装的封装布局可以被配置有两个或更多存储器器件封装。层叠封装的封装布局也可以被配置有混合逻辑存储器堆叠(stacking)，其包括在底部封装中的逻辑以及在顶部封装中的存储器或反之亦然。
一般来说，层叠封装的封装布局包括在底部封装的顶侧上的球焊盘和在顶部封装的底侧上的球焊盘。焊料球被用于将顶部封装经由球焊盘耦合到底部封装。一般来说，取决于球焊盘的类型和尺寸，在球焊盘之间行进的迹线的空间可能被限制。换言之，相邻球焊盘的金属可能约束可以在相邻的键合焊盘之间布线的迹线的数量。
发明内容
在各种实施例中，本公开提供了一种第一封装体，该第一封装体被配置为耦合到第二封装体，其中第一封装体包括：球栅阵列衬底；耦合到球栅阵列衬底的裸片；围绕球栅阵列衬底的外围布置的两排球焊盘，其中两排球焊盘中的球焊盘被配置为接收焊料球，以将第一封装体耦合到第二封装体，其中两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，其中两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，其中第一类型球焊盘不同于第二类型球焊盘，并且其中裸片被配置为(i)逻辑器件或(ii)存储器之一。
在各种实施例中，本公开还提供了一种层叠封装的布局结构，所述层叠封装的布局结构包括：(A)第一封装体，第一封装体包括(i)球栅阵列衬底、(ii)耦合到球栅阵列衬底的第一裸片以及(iii)围绕球栅阵列衬底的外围布置的两排球焊盘，其中两排球焊盘中的球焊盘被配置为接收焊料球，以将第一封装体耦合到第二封装体，其中两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，其中两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，其中第一类型球焊盘不同于第二类型球焊盘，并且其中第一裸片被配置为(i)逻辑器件或(ii)存储器之一；(B)被耦合到第一封装体的第二封装体，其中第二封装体包括第二裸片，其中第二裸片被配置为(i)逻辑器件或(ii)存储器之一，并且其中第一封装体和第二封装体经由焊料球、在围绕第一封装体的外围布置的两排球焊盘处被耦合到彼此。
附图说明
通过下面结合附图的详细描述将容易理解本公开的实施例。为了辅助该描述，相同的附图标记指代相同的结构元件。在附图中的图中以示例的方式但并非限定性的方式对本文中的实施例进行说明。
图1A示意性地图示层叠封装的封装布局，其包括裸片向下倒装的PoP结构的示例裸片布局。
图1B示意性地图示另一示例层叠封装的封装布局。
图2A图示具有耦合到底部封装的顶部封装的层叠封装的封装布局的部分。
图2B图示焊料掩膜限定的球焊盘的顶部视图。
图2C图示非焊料掩膜限定的球焊盘的顶部视图。
图3A至图3C图示在各种类型球焊盘的金属焊盘之间的间隔(spacing)量的示例。
图4图示用于层叠封装的封装布局的底部封装的球焊盘布局的映射图的示例。
图5图示具有穿插在球焊盘之间的金属迹线的底部封装的部分500的示例。
具体实施方式
图1A图示了示例层叠封装的封装布局100a，其包括顶部封装102a和底部封装104a。如可以看到的，底部封装104a包括经由粘合剂110附接到球栅阵列衬底108的裸片106。裸片106经由利用引线112的引线键合工艺而被耦合到球栅阵列衬底108。备选地，裸片106可以被倒装芯片附接到球栅阵列衬底108。焊料球114被提供用于将封装布局100耦合到另一衬底(未图示)，诸如印刷电路板(PCB)。围绕裸片106包括有一般来说以密封剂或模制材料形式的外壳116。球焊盘118被提供用于接收焊料球以将顶部封装102a耦合到底部封装104。
顶部封装102a包括耦合到衬底122的裸片120。焊料球124被提供以经由球焊盘118将顶部封装102a耦合到底部封装104a。如果需要，顶部封装102a可以包括一般来说以密封剂或模制材料形式的外壳126。顶部封装102a和/或底部封装104a中的一个或两者可以包括额外的层(未图示)。
图1B图示封装布局100b的另一示例，其中底部封装104b已通过模具阵列工艺(MAP)而被创建。底部封装104b与图1的底部封装104a类似，并包括沿着底部封装104b的长度的密封剂或模制材料116。一般地将密封剂116刻蚀以暴露开口130内的焊料球128。备选地，将密封剂116刻蚀并然后将焊料球128沉积在开口130内。焊料球128与球焊盘118接合。顶部封装102b包括耦合到衬底122的裸片120。提供焊料球124以经由回流工艺与焊料球128接合，以经由球焊盘118将顶部封装102耦合到底部封装104。如果需要，顶部封装102b可以包括一般地以密封剂或模制材料形式的外壳126。顶部封装102b和/或底部封装104b中的一个或两者可以包括额外的层(未图示)。
根据各种实施例，顶部封装102a、102b的裸片120是存储器器件，并且根据实施例，裸片120是用于移动设备的移动双倍数据速率(mDDR)同步动态随机访问存储器(DRAM)。移动DDR也被称为低功率DDR。然而，可以利用其他类型的存储器器件，包括但不限于双倍数据速率同步动态随机访问存储器(DDRSDRAM)、动态随机访问存储器(DRAM)、NOR或NAND闪存、静态随机访问存储器(SRAM)等。此外，如果需要，顶部封装102a、102b可以包括多个裸片。
根据另一实施例，具有裸片120的顶部封装102a、102b被指向专用产品，并且根据实施例，裸片120可以表示用于移动设备的专用集成电路(ASIC)。裸片也可以是被配置为一个或多个处理器、一个或多个片上系统等的逻辑器件。如前面提到的，如果需要，顶部封装102a、102b可以包括多个裸片。
根据各种实施例，底部封装104a、104b的裸片106可以是存储器器件，诸如用于移动设备的移动双倍数据速率(mDDR)同步动态随机访问存储器(DRAM)。可以利用其他类型的存储器器件，包括但不限于双倍数据速率同步动态随机访问存储器(DDRSDRAM)、动态随机访问存储器(DRAM)、NOR或NAND闪存、静态随机访问存储器(SRAM)等。根据另一实施例，裸片106可以是被配置为一个或多个处理器、一个或多个片上系统等的逻辑器件，以创建混合逻辑存储器堆叠，该堆叠包括在底部封装104a、104b上的逻辑以及在顶部封装102a、102b上的存储器。如果需要，底部封装104a、104b可以包括多个裸片。
图2A图示被耦合到底部封装204的顶部封装202的部分。顶部封装202可以与图1A和图1B的顶部封装102a、102b类似。底部封装204可以与图1A和图1B的底部封装104a、104b类似。在图2A中，顶部封装202经由焊料球206被耦合到底部封装204。第一焊料球206a利用焊料掩膜限定(SMD)的针对顶部封装202和底部封装204两者的球焊盘208a、208b将顶部封装202耦合到底部封装204。因此，可以看出，在SMD球焊盘208的金属214之上的焊料掩膜层212内的开口210小于SMD球焊盘208的金属214的总量。
第二焊料球206b利用针对顶部封装202的SMD球焊盘216以及针对底部封装204的非焊料掩膜限定(NSMD)的球焊盘218将顶部封装202耦合到底部封装204。
图2B图示SMD球焊盘208的顶部视图，对应于SMD球焊盘208a、208b、216。图2C图示NSMD球焊盘218的顶部视图。
如图2B中可见，SMD球焊盘208由焊料掩膜层212中的开口210限定，该开口210将焊料掩膜层212之下的金属214暴露。因此，如由224所指示，SMD球焊盘208的金属214中的一些仍被焊料掩膜层212覆盖。
如图2C中可见，NSMD球焊盘218由焊料掩膜层212中的开口220限定，该开口将焊料掩膜层212之下的金属222暴露。如由226所指示，焊料掩膜层212的一些仍覆盖NSMD球焊盘218的金属222的部分。开口220也沿着NSMD球焊盘218内的金属222的侧部将球栅阵列衬底228(对应于图1A和图1B的球栅阵列衬底)的部分暴露。尽管本公开已将NSMD球焊盘218称作非焊料掩膜限定的球焊盘，但由于NSMD球焊盘218内的金属222的一些仍保留在焊料掩膜层212之下，因此NSMD球焊盘218也可以被称作部分NSMD球焊盘。因此，如在本文中所使用的，NSMD球焊盘也包括部分NSMD球焊盘。
因此，为了创建并限定SMD球焊盘208b和NSMD球焊盘218而执行金属化工艺。将金属层(未图示)经由金属化工艺沉积在球栅阵列衬底228之上。将金属层的部分去除以分别在球焊盘208b、218内限定金属部分214、222。然后将焊料掩膜层212沉积在金属层之上。然后，将焊料掩膜层212的部分去除以创建开口210、220，由此将金属部分214、222的一些部分暴露。因此，根据球焊盘208b、218之上的开口210、220，球焊盘208b、218的尺寸被限定。
图3A至图3C图示各种类型球焊盘的金属焊盘之间的间隔量。如在图3A和图3C中可见，当与两个相邻的NSMD球焊盘304相比时，两个相邻SMD球焊盘302具有在SMD球焊盘的金属部分之间的球栅衬底阵列内的更小的间隔量，如箭头A和箭头C所图示。在图3B中，一个SMD球焊盘302的金属部分和一个NSMD球焊盘304的金属部分之间的间隔由箭头B表示。
图4图示用于底部封装104a、104b的球焊盘布局的映射图的示例。如可以看出，存在球焊盘的两排400，其被布置成围绕底部封装的外围。球焊盘的外侧排402一般包括SMD球焊盘。球焊盘的内侧排404一般包括NSMD球焊盘。如果需要，这些排可以关于球焊盘的类型混合。此外，如果需要，球焊盘的两排可以仅包括NSMD球焊盘。
图5图示底部封装的部分500的示例，其可以是底部封装104a、104b之一的部分。部分500包括用于例如图1A和图1B的底部封装104a、104b的裸片106的、从金属过孔504至键合焊盘506的金属迹线502。如可以看出，在图5中图示的实施例中，在球焊盘的第二排或内侧排的相邻的球焊盘508是NSMD球焊盘。因而，由于在相邻的NSMD球焊盘508内减少的金属量，因此两个金属迹线502可以在两个相邻的NSMD球焊盘508之间延伸。如在图5中可见，仅单一金属迹线502可以在球焊盘的外侧排中的两个相邻球焊盘510之间延伸，因为外侧排的球焊盘510是SMD球焊盘。因此，存在使单一金属迹线502在NSMD球焊盘510的金属部分之间延伸的空间。过孔504通常从包括球焊盘508和510的金属部分的层延伸到底部封装500的另一金属层(未图示)。
通过利用至少SMD球焊盘和NSMD球焊盘的混合，由于减少的金属量，降低了球焊盘所需要的总体的空间，并因此为迹线在相邻球焊盘之间延伸创建了空间。此外，使用SMD球焊盘可以导致SMD球焊盘上的更为强健的焊料接头。
本发明的其它方面涉及下面条款中的一项或多项条款。在一个实施例中，提供了第一封装体，其被配置为耦合到第二封装体，其中所述第一封装体包括：球栅阵列衬底；耦合到球栅阵列衬底的裸片；围绕球栅阵列衬底的外围布置的两排球焊盘，其中两排球焊盘的球焊盘被配置为接收焊料球，以将第一封装体耦合到第二封装体，其中两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，其中两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，其中第一类型球焊盘与第二类型球焊盘不同，并且其中裸片被配置为(i)逻辑器件或(ii)存储器之一。在一个实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在实施例中，第二类型球焊盘是部分非焊料掩膜限定的球焊盘。在实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在实施例中，第一封装体进一步包括第一过孔集合，其被限定在球栅阵列衬底内并且穿插在球焊盘间；第二过孔集合，其被限定在球栅阵列衬底内并且穿插在球焊盘间；第一迹线集合，其在球栅阵列衬底内从第一过孔集合延伸到位于球栅阵列衬底上的用于裸片的键合焊盘；以及第二迹线集合，其在球栅阵列衬底内从第二过孔集合延伸到位于球栅阵列衬底上的用于裸片的键合焊盘，其中第一迹线集合的第一迹线和第二迹线集合的第二迹线在两排球焊盘的内侧排内的两个相邻球焊盘之间基本上平行于彼此而延伸，并且其中两个相邻球焊盘包括部分非焊料掩膜限定的球焊盘。在一个实施例中，裸片被配置为逻辑器件。在一个实施例中，裸片被配置为存储器。在一个实施例中，裸片被引线键合到球栅阵列衬底。在一个实施例中，裸片被倒装芯片附接到球栅阵列衬底。
在一个实施例中，还提供了层叠封装的布局，包括(A)第一封装体，第一封装体包括(i)球栅阵列衬底、(ii)耦合到球栅阵列衬底的第一裸片以及(iii)围绕球栅阵列衬底的外围布置的两排球焊盘，其中两排球焊盘中的球焊盘被配置为接收焊料球，以将第一封装体耦合到第二封装体，其中两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，其中两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，其中第一类型球焊盘与第二类型球焊盘不同，并且其中第一裸片被配置为(i)逻辑器件或(ii)存储器之一；以及(B)耦合到第一封装体的第二封装体，其中第二封装体包括第二裸片，其中第二裸片被配置为(i)逻辑器件或(ii)存储器之一，其中第一封装体和第二封装体经由焊料球在围绕第一封装体的外围布置的两排球焊盘处耦合到彼此。在一个实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在一个实施例中，第二类型球焊盘是部分非焊料掩膜限定的球焊盘。在一个实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在一个实施例中，层叠封装的布局进一步包括：限定在球栅阵列衬底内并且穿插在球焊盘间的第一过孔集合；限定在球栅阵列衬底内并且穿插在球焊盘间的第二过孔集合；第一迹线集合，其在球栅阵列衬底内从第一过孔集合延伸到位于球栅阵列衬底上的用于第一裸片的键合焊盘；以及第二迹线集合，其在球栅阵列衬底内从第二过孔集合延伸到位于球栅阵列衬底上的用于第一裸片的键合焊盘，其中第一迹线集合的第一迹线和第二迹线集合的第二迹线在两排球焊盘的内侧排内的两个相邻球焊盘之间基本上平行于彼此而延伸，并且其中两个相邻球焊盘包括部分非焊料掩膜限定的球焊盘。在一个实施例中，第一裸片被配置为逻辑器件；并且第二裸片被配置为存储器。在一个实施例中，第一裸片被配置为存储器；并且第二裸片被配置为逻辑器件。在一个实施例中，第一裸片被引线键合到球栅阵列衬底。在一个实施例中，第一裸片比倒装芯片附接到球栅阵列衬底。在一个实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在一个实施例中，第二类型球焊盘是部分非焊料掩膜限定的球焊盘。在一个实施例中，第一类型球焊盘是焊料掩膜限定的球焊盘。在一个实施例中，层叠封装的布局进一步包括：第一过孔集合，其被限定在球栅阵列衬底内并且穿插在球焊盘间；第二过孔集合，其被限定在球栅阵列衬底内并且穿插在球焊盘间；第一迹线集合，其在球栅阵列衬底内从第一过孔集合延伸到位于球栅阵列衬底上的用于第一裸片的键合焊盘；以及第二迹线集合，其在球栅阵列衬底内从第二过孔集合延伸到位于球栅阵列衬底上的用于第一裸片的键合焊盘，其中第一迹线集合的第一迹线和第二迹线集合的第二迹线在两排球焊盘的内侧排内的两个相邻球焊盘之间基本上平行于彼此而延伸，并且其中两个相邻球焊盘包括部分非焊料掩膜限定的球焊盘。在一个实施例中，第一裸片被配置为逻辑器件；并且第二裸片被配置为存储器。在一个实施例中，第一裸片被配置为存储器；并且第二裸片被配置为逻辑器件。在一个实施例中，第一裸片被引线键合到球栅阵列衬底。在一个实施例中，第一裸片被倒装芯片附接到球栅阵列衬底。
描述可以使用基于角度的描述，诸如上/下、之上/之下、和/或、或顶部/底部。这样的描述仅用于辅助讨论且并不旨在将本文中所描述的实施例的应用限制到任何特定定向。
出于本公开的目的，短语“A/B”意味着A或B。出于本公开的目的，短语“A和/或B”意味着“(A)、(B)或(A和B)”。出于本公开的目的，短语“A、B和C中的至少一个”意味着“(A)、(B)、(C)、(A和B)、(A和C)(B和C)，或(A、B和C)”。出于本公开的目的，短语“(A)B”意味着“(B)或(AB)”，即，A为可选元素。
各种操作以最有利于理解所要求保护的主题的方式被描述为依次多个分立的操作。然而，描述的顺序不应被解释为用于暗示这些操作需要依赖于该顺序。具体地，可以不以呈现的顺序执行这些操作。可以以与所描述的实施例的顺序不同的顺序执行所描述的操作。可以执行各种额外的操作，和/或在额外的实施例中可以省略所描述的操作。
描述使用短语“在一个实施例中”、“在多个实施例中”或类似的语言，其每一个可以指相同或不同的实施例中的一个或多个实施例。此外，关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。
在微电子领域经常可以互换地使用术语芯片、集成电路、单片器件、半导体器件、裸片以及微电子器件。本发明可适用于上面中的全部，如它们一般性地在领域中所被理解的。
尽管本文中图示并描述了特定实施例，但可以将用于实现相同目的的被考虑的多种备选和/或等同的实施例或实施方式替换为在不偏离本公开的范围的情况下图示和描述的实施例。本公开旨在涵盖本文中所讨论的实施例的任何改进或变化。因此，明显地旨在表明本文中所描述的实施例仅由其权利要求以及等同方案所限定。

Claims (18)

1.一种第一封装体，被配置为耦合到第二封装体，其中所述第一封装体包括：
球栅阵列衬底；
裸片，所述裸片被耦合到所述球栅阵列衬底；
两排球焊盘，所述两排球焊盘围绕所述球栅阵列衬底的外围布置，
其中所述两排球焊盘中的球焊盘被配置为接收焊料球，以将所述第一封装体耦合到所述第二封装体，
其中所述两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，
其中所述两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，
其中所述第一类型球焊盘不同于所述第二类型球焊盘，并且
其中所述裸片被配置为(i)逻辑器件或(ii)存储器之一。
2.根据权利要求1所述的第一封装体，其中所述第一类型球焊盘为焊料掩膜限定的球焊盘。
3.根据权利要求1所述的第一封装体，其中所述第二类型球焊盘为部分非焊料掩膜限定的球焊盘。
4.根据权利要求3所述的第一封装体，其中所述第一类型球焊盘为焊料掩膜限定的球焊盘。
5.根据权利要求4所述的第一封装体，进一步包括：
第一过孔集合，所述第一过孔集合被限定在所述球栅阵列衬底内并且穿插在所述球焊盘间；
第二过孔集合，所述第二过孔集合被限定在所述球栅阵列衬底内并且穿插在所述球焊盘间；
第一迹线集合，所述第一迹线集合在所述球栅阵列衬底内从所述第一过孔集合延伸到位于所述球栅阵列衬底上的用于所述裸片的键合焊盘；以及
第二迹线集合，所述第二迹线集合在所述球栅阵列衬底内从所述第二过孔集合延伸到位于所述球栅阵列衬底上的用于所述裸片的键合焊盘，
其中所述第一迹线集合中的第一迹线和所述第二迹线集合中的第二迹线在所述两排球焊盘的所述内侧排内的两个相邻球焊盘之间基本上平行于彼此而延伸，以及
其中所述两个相邻球焊盘包括部分非焊料掩膜限定的球焊盘。
6.根据权利要求1所述的第一封装体，其中所述裸片被配置为逻辑器件。
7.根据权利要求1所述的第一封装体，其中所述裸片被配置为存储器。
8.根据权利要求1所述的第一封装体，其中所述裸片被引线键合到所述球栅阵列衬底。
9.根据权利要求1所述的第一封装体，其中所述裸片被倒装芯片附接到所述球栅阵列衬底。
10.一种层叠封装的布局结构，包括：
第一封装体，包括
球栅阵列衬底，
第一裸片，所述第一裸片被耦合到所述球栅阵列衬底，以及
两排球焊盘，所述两排球焊盘围绕所述球栅阵列衬底的外围布置，
其中所述两排球焊盘的球焊盘被配置为接收焊料球，以将所述第一封装体耦合到所述第二封装体，
其中所述两排球焊盘的外侧排包括至少一些被配置为第一类型球焊盘的球焊盘，
其中所述两排球焊盘的内侧排包括至少一些被配置为第二类型球焊盘的球焊盘，
其中所述第一类型球焊盘与所述第二类型球焊盘不同，并且
其中所述第一裸片被配置为(i)逻辑器件或(ii)存储器之一；以及
第二封装体，所述第二封装体被耦合到所述第一封装体，其中所述第二封装体包括
第二裸片，
其中所述第二裸片被配置为(i)逻辑器件或(ii)存储器之一，
其中所述第一封装体和所述第二封装体经由焊料球在围绕所述第一封装体的外围布置的所述两排球焊盘处被耦合到彼此。
11.根据权利要求10所述的层叠封装的布局结构，其中所述第一类型球焊盘是焊料掩膜限定的球焊盘。
12.根据权利要求10所述的层叠封装的布局结构，其中所述第二类型球焊盘是部分非焊料掩膜限定的球焊盘。
13.根据权利要求12所述的层叠封装的布局结构，其中所述第一类型球焊盘是焊料掩膜限定的球焊盘。
14.根据权利要求13所述的层叠封装的布局结构，进一步包括：
第一过孔集合，所述第一过孔集合被限定在所述球栅阵列衬底内并且穿插在所述球焊盘间；
第二过孔集合，所述第二过孔集合被限定在所述球栅阵列衬底内并且穿插在所述球焊盘间；
第一迹线集合，所述第一迹线集合在所述球栅阵列衬底内从所述第一过孔集合延伸到位于所述球栅阵列衬底上的用于所述第一裸片的键合焊盘；以及
第二迹线集合，所述第二迹线集合在所述球栅阵列衬底内从所述第二过孔集合延伸到位于所述球栅阵列衬底上的用于所述第一裸片的键合焊盘，
其中所述第一迹线集合中的第一迹线与所述第二迹线集合中的第二迹线在所述两排球焊盘的内侧排内的两个相邻球焊盘之间基本上平行于彼此而延伸，以及
其中所述两个相邻球焊盘包括部分非焊料掩膜限定的球焊盘。
15.根据权利要求10所述的层叠封装的布局结构，其中：
所述第一裸片被配置为逻辑器件；以及
所述第二裸片被配置为存储器。
16.根据权利要求10所述的层叠封装的布局结构，其中：
所述第一裸片被配置为存储器；以及
所述第二裸片被配置为逻辑器件。
17.根据权利要求10所述的层叠封装的布局结构，其中所述第一裸片被引线键合到所述球栅阵列衬底。
18.根据权利要求10所述的层叠封装的布局结构，其中所述第一裸片被倒装芯片附接到所述球栅阵列衬底。
CN201480009611.0A 2013-02-21 2014-02-21 层叠封装结构 Pending CN105164806A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361767337P 2013-02-21 2013-02-21
US61/767,337 2013-02-21
US14/184,986 US20140231993A1 (en) 2013-02-21 2014-02-20 Package-on-package structures
US14/184,986 2014-02-20
PCT/US2014/017721 WO2014130828A1 (en) 2013-02-21 2014-02-21 Package-on-package structures

Publications (1)

Publication Number Publication Date
CN105164806A true CN105164806A (zh) 2015-12-16

Family

ID=51350630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480009611.0A Pending CN105164806A (zh) 2013-02-21 2014-02-21 层叠封装结构

Country Status (5)

Country Link
US (1) US20140231993A1 (zh)
KR (1) KR20150120362A (zh)
CN (1) CN105164806A (zh)
TW (1) TW201448061A (zh)
WO (1) WO2014130828A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576926B2 (en) * 2014-01-16 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad structure design in fan-out package
KR20180095371A (ko) * 2017-02-17 2018-08-27 엘지전자 주식회사 이동 단말기 및 인쇄 회로 기판
US20220359323A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW563230B (en) * 2000-12-08 2003-11-21 Motorola Inc Semiconductor device having a ball grid array and method therefor
US6787918B1 (en) * 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
US7429799B1 (en) * 2005-07-27 2008-09-30 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
CN102456660A (zh) * 2010-10-14 2012-05-16 三星电子株式会社 堆叠式半导体封装件及其制造方法和半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP4096774B2 (ja) * 2003-03-24 2008-06-04 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法及び電子デバイスの製造方法
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
TW200614448A (en) * 2004-10-28 2006-05-01 Advanced Semiconductor Eng Method for stacking bga packages and structure from the same
JP2007081374A (ja) * 2005-09-12 2007-03-29 Samsung Electronics Co Ltd ソルダマスク限定型ボンディングパッド及びソルダマスク非限定型ボンディングパッドを具備した半導体パッケージ、印刷回路基板及び半導体モジュール
JP4719009B2 (ja) * 2006-01-13 2011-07-06 ルネサスエレクトロニクス株式会社 基板および半導体装置
TW200847304A (en) * 2007-05-18 2008-12-01 Siliconware Precision Industries Co Ltd Stackable package structure and fabrication method thereof
JP5393986B2 (ja) * 2008-01-31 2014-01-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
JP6128756B2 (ja) * 2012-05-30 2017-05-17 キヤノン株式会社 半導体パッケージ、積層型半導体パッケージ及びプリント回路板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787918B1 (en) * 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
TW563230B (en) * 2000-12-08 2003-11-21 Motorola Inc Semiconductor device having a ball grid array and method therefor
US7429799B1 (en) * 2005-07-27 2008-09-30 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
CN102456660A (zh) * 2010-10-14 2012-05-16 三星电子株式会社 堆叠式半导体封装件及其制造方法和半导体器件

Also Published As

Publication number Publication date
US20140231993A1 (en) 2014-08-21
TW201448061A (zh) 2014-12-16
KR20150120362A (ko) 2015-10-27
WO2014130828A1 (en) 2014-08-28

Similar Documents

Publication Publication Date Title
US9236350B2 (en) Packaging DRAM and SOC in an IC package
US20230138386A1 (en) Bridge hub tiling architecture
US9412720B2 (en) Semiconductor package having supporting plate and method of forming the same
US9805785B2 (en) Electronic device
US6576992B1 (en) Chip scale stacking system and method
US8785245B2 (en) Method of manufacturing stack type semiconductor package
US9425156B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US8253231B2 (en) Stacked integrated circuit package using a window substrate
US7629675B2 (en) System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
US20050140022A1 (en) Multi-chip package structure
TW201517216A (zh) 具有多個封裝元件堆疊的模組
US20100020515A1 (en) Method and system for manufacturing micro solid state drive devices
CN105164806A (zh) 层叠封装结构
JP5658640B2 (ja) 半導体装置
TW201508895A (zh) 具有偏向堆疊元件的封裝模組
US20080023816A1 (en) Semiconductor package
TW201517241A (zh) 具有偏向堆疊元件的封裝模組
CN216719090U (zh) 基于双SiP系统的异构、多缓存高性能数字信号处理器
JP2006032379A (ja) 積層半導体装置及びその製造方法
JP2007324294A (ja) 半導体装置
US8772085B2 (en) Integrated circuit package architecture
JP5586267B2 (ja) 半導体装置
US20240186288A1 (en) Semiconductor package and manufacturing method thereof
US20240332251A1 (en) Dummy silicon stiffening mechanism for module warpage mitigation
CN100373614C (zh) 多晶片的封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151216

WD01 Invention patent application deemed withdrawn after publication