CN105116231B - 一种高精度同步ad采集的cpld芯片 - Google Patents
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Abstract
本发明提供一种高精度同步AD采集的CPLD芯片，所述CPLD芯片是基于EEPROM工艺，在芯片内部写入程序后，通过CPLD芯片中寄存器功能模块、地址译码功能模块、AD接口控制功能模块和PPS脉冲控制功能模块实现对分布式采集模块的AD采样启动及数据采集的精确控制。本发明采用直接硬件控制的方式，使得启动时刻的时间误差<2us，从而提高了整个测试系统的精度与效率。可广泛应用于各种电力系统中的容性设备电容量、介损和避雷器阻性电流的分布式带电测试中。
Description
技术领域
本发明涉及一种CPLD芯片，具体涉及一种高精度同步AD采集的CPLD设计方法。
背景技术
状态检修的开展需要及时掌握电力系统高压电气设备的状况，目前总部运检部已经把带电测试作为重点开展的项目，对运行中设备周期性的开展检测工作。
其中，容性设备及避雷器的在线和带电监测技术，可以弥补停电预防性试验的不足。容性设备的在线监测、带电检测的技术已有20多年的研究历史，一直是国内外研究的重点课题，目前其监测量容性设备的介损、电容量、避雷器的全电流、阻性电流能够真实反映设备的运行状况。
但是从技术发展来看，目前容性设备、避雷器的绝缘在线/带电检测技术应用尚不普遍，主要经历了有线绝缘带电检测、分布式绝缘在线监测的发展，虽然取得了一些效果，由于其技术本身存在一些局限性，从而没有大范围应用。例如，分布式在线监测设备的投入较大、故障率高、维护量大；有线带电测试虽然投入少，性价比高，但存在测试时需要连接接线，打开末屏回路存在安全隐患、操作复杂、电缆长度影响数据准确性等。目前仅有冀北、北京等公司将大量容性设备的末屏事先通过端子箱下引，开展有线绝缘带电检测；福建等公司安装了大量的绝缘在线监测设备。
容性设备的在线和带电监测技术，可以弥补停电预防性试验的不足。电容型设备的在线监测、带电检测的技术已有20多年的研究历史，一直是国内外研究的重点课题，目前其监测技术已比较成熟，能够真实反映设备的运行状况。
随着全球定位系统(GPS)的出现和应用水平的提高，微妙级精度的计时装置已经商品化。如今的GPS能提供精度为1us的同步时钟，使得带电测试系统实现高精度同步时钟成为可能。因此开展基于高精度GPS同步的变电设备绝缘带电检测技术可提供带电测试精度，提供精确的变电站设备实时状况，为完善变电站设备不停电检测提供可靠基础。
容性设备或避雷器的带电测试，需要选定基准设备，多个分布式的AD同时测量多路信号，计算两路信号的相位差(时间差)，测量的误差<2‘(对50Hz频率的信号来说，采样的时间误差<2us)。利用一个集中式采样装置(如集中式带电测试仪，对所有信号采样利用一个ADC)，可以很容易的达到该测量精度。对分布式的测量系统，每个测量系统有一个独立的ADC(模拟量-数字量变换器)，不同采集终端采用相同的采样率，启动采集的时刻必须保证不大于2us，否则不同采样终端获得的“相位”无法进行比较。
发明内容
为了克服上述现有技术的不足，本发明提供一种高精度同步AD采集的CPLD芯片，本发明采用直接硬件控制方式，使得启动时刻的时间误差<2us，提高了整个测试系统的精度和效率。
为了实现上述发明目的，本发明采取如下技术方案：
一种高精度同步AD采集的CPLD芯片，所述CPLD芯片是基于EEPROM工艺，在芯片内部写入程序后，通过CPLD芯片中寄存器功能模块、地址译码功能模块、AD接口控制功能模块和PPS脉冲控制功能模块实现对分布式采集模块的AD采样启动及数据采集的精确控制；
所述CPLD芯片包括：
所述寄存器功能模块通过数据总线和控制总线与外部CPU通信，实现控制其他模块的工作模式；
所述地址译码功能模块通过地址总线连接外部CPU，配合外部CPU完成对其他外部器件和所述寄存器功能模块的读写访问；
所述AD接口控制功能模块与外部具有SPI串行接口的外部AD芯片连接，向外部AD芯片发送指令，接收外部AD芯片采样的数据；
所述PPS脉冲控制功能模块与外部GPS/BD模块和AD晶振时钟连接，实现对AD芯片的启停和数据采集的精确时序控制。
优选的，所述寄存器功能模块输出逻辑信号GPS_TRIG到所述PPS脉冲控制功能模块，当GPS_TRIG＝0时，所述外部AD芯片的采集的开始与停止由所述外部CPU控制，当GPS_TRIG＝1时，所述外部AD芯片的采集的开始与停止由GPS/BD模块控制。
优选的，所述寄存器功能模块通过逻辑信号线rdFULL与所述AD接口控制功能模块相连，作为识别所述AD接口控制功能模块的寄存器是否为满的标志，rdFULL＝1时，寄存器为满。
优选的，所述地址译码功能模块通过片选信号CS25160与外部存储器相连；输出逻辑信号RES73360和H25160到所述寄存器功能模块，作为选择控制寄存器的信号；输出逻辑信号CS73360到所述AD接口控制功能模块，当CS73360＝0时，访问所述寄存器功能模块寄存器的低8位，当CS73360＝1时，访问所述寄存器功能模块寄存器的高8位。
优选的，所述AD接口控制功能模块通过内部数据总线与所述寄存器功能模块相连，通过逻辑信号线SOMI、SIMO、SDIFS、SDOFS和SCLK直接与外部AD芯片的SPI串行接口连接，完成外部CPU通过所述寄存器功能模块向外部AD芯片并行写入控制指令和读取SPI传回的数据。
优选的，所述PPS脉冲控制功能模块接收晶振时钟的时钟信号ADCLK_IN，当GPS_TRIG＝0时，由外部CPU控制所述PPS脉冲控制功能模块向外部AD芯片输出AD工作时钟信号ADCLK_OUT；当GPS_TRIG＝1时，由GPS/BD模块输出的GPS_PPS脉冲信号控制所述PPS脉冲控制功能模块向外部AD芯片输出AD工作时钟信号ADCLK_OUT，即当GPS_PPS＝0时，无输出AD工作时钟信号ADCLK_OUT，当GPS_PPS＝1时，输出AD工作时钟信号ADCLK_OUT，此时外部AD芯片立刻启动采集。
优选的，所述GPS/BD模块用于根据信号覆盖情况进行选择接收GPS信号或BD北斗信号，其输出的GPS_PPS脉冲信号作为硬件控制信号。与现有技术相比，本发明的有益效果在于：
本发明采用直接硬件控制的方式，使得启动时刻的时间误差<2us，从而提高了整个测试系统的精度与效率。可广泛应用于各种电力系统中的容性设备电容量、介损和避雷器阻性电流的分布式带电测试中。
附图说明
图1是本发明提供的一种高精度同步AD采集的CPLD芯片结构图
图2是本发明提供的一种高精度同步AD采集的CPLD芯片设计图
具体实施方式
下面结合附图对本发明作进一步详细说明。
本发明基于CPLD的可编程设计，实现对GPS/BD对分布式采集终端(无直接电气连接)AD采样的精确控制。CPLD是基于EEPROM工艺的，在芯片的内部写入程序后，系统上电后即可可靠的工作，没有配置数据的加载过程，适合本应用中逻辑及时序的要求。
如图1所示，一种高精度同步AD采集的CPLD芯片包括：寄存器功能模块、地址译码功能模块、AD接口控制功能模块、PPS脉冲控制功能模块。
寄存器功能模块(RegPort)：实现与CPU的通信，与外部的CPU的数据总线、WR、RD控制总线接口，实现对相关状态位的读写，控制其他模块的工作模式，检测工作状态。
地址译码功能模块(Decode)：配合CPU完成对其他外部器件及内部寄存器的读写访问，与外部的CPU的地址总线接口接口，实现对CPLD内部寄存器、AD接口控制功能模块和其他外部器件的访问地址译码分配；
AD接口控制功能模块(AD_SPI)：实现CPU与具有SPI接口的AD芯片器件的通信，与具有SPI接口的AD芯片器件连接，实现对AD控制命令的下发、数据的接收缓存；
PPS脉冲控制功能模块(GPS_CON)：实现利用GPS或北斗接收模块的信号对AD的采样同步进行精确控制，与外部GPS/BD模块的PPS脉冲、AD时钟连接，实现对AD器件的启动、数据采集的精确时序控制。
GPS/BD模块：用于根据信号覆盖情况进行选择接收GPS信号或BD北斗信号，其输出的PPS脉冲信号作为硬件控制信号，控制所述AD模数转换模块的采集时刻同步启动。
本发明的主要原理如下：
本发明通过外部CPU访问寄存器模块，设置相应的控制位，控制AD接口模块的启动、停止，下发命令、接收，本发明与外部硬件的连接总图如图2所示。外部的地址总线通过地址译码功能模块，输出CPLD内部寄存器的访问片选信号，同时用于输出其他RAM、USB等器件的片选访问信号，配合CPU的读写指令与时序。AD接口控制功能模块与外部的采用SPI高速串行通信接口的AD器件连接，向其发送参数设置等指令，接收其采样的数据，并由寄存器模块供外部CPU访问。PPS脉冲控制功能模块是该设计的核心部分，其功能的切换由寄存器模块的状态位控制，GPS_TRIG＝0时，AD的采样启停由外部CPU控制；GPS_TRIG＝1时，AD采样的启停由GPS_PPS信号和ADCLK_IN共同控制，由ADCLK_IN的上升沿保证控制信号切换的稳定性，其输出ADCLK_OUT输出到AD器件的时钟引脚，精确并严格控制AD器件的工作时刻和时序。
详细说明如下：
(1)地址译码功能模块(Decode)，外部与CPU地址总线的高四位地址线ADDR_BUS[3..0]连接，逻辑信号CS25160作为与外部的存储器相连作为片选信号；同时输出RES73360、H25160到内部寄存器功能模块(RegPort)，作为选择控制寄存器的信号；输出CS73360与AD接口控制功能模块的H_L在内部相连，当其CS73360＝0时，访问RegPort寄存器的低8位；当CS73360＝1时，访问RegPort寄存器的高8位；
(2)寄存器功能模块(RegPort)，与外部的CPU的高8位数据总线DATA_BUS[15..8]相连，同时与外部的读写控制总线RD、WR和系统复位信号Reset相连，同时与ADDR16信号相连，作为访问有效的识别信号。其输出的GPS_TRIG与PPS脉冲控制功能模块(GPS_CON)相连，当GPS_TRIG＝0时，AD的采集的开始与停止由外部的CPU控制；当GPS_TRIG＝1时，AD的采集的开始与停止由GPS_PPS信号控制。rdFULL与AD接口控制功能模块(AD_SPI)相连，作为识别AD接口控制功能模块的寄存器是否为满的标志。AD_DATA[7..0]为内部数据总线，使CPU可以通过RegPort向AD接口控制功能模块写入数据，也可以读取AD传回的采样数据。
(3)AD接口控制功能模块(AD_SPI)，与外部具有SPI串行接口的AD芯片实现连接，SOMI(串行数据从输出或主输入信号)、SIMO(串行数据从输入或主输出信号)、SDIFS(串行数据输入帧同步信号)、SDOFS(串行数据输出帧同步信号)、SCLK(串行通讯时钟)直接与外部AD芯片的SPI接口相连。该接口控制功能模块主要实现串并装换，完成CPU通过RegPort向AD芯片并行写入控制指令，并行读取SPI传回的数据。rdFULL作为识别AD接口控制功能模块的寄存器是否为满的标志，rdFULL＝1时，其寄存器为满；该位与RegPort的寄存器相连，可以被外部CPU读取到。
(4)PPS脉冲控制功能模块(GPS_CON)，主要完成对AD采样启动与停止的控制。当GPS_TRIG＝0时，由外部CPU控制启动和停止AD，即控制ADCLK_IN通过时序同步电路，输出到ADCLK_OUT；当GPS_TRIG＝1时，则由GPS_PPS控制启动和停止AD，即当GPS_PPS＝0时，无输出到ADCLK_OUT，此时AD采样停止；GPS_PPS＝1时，ADCLK_IN通过时序同步电路，输出到ADCLK_OUT，此时AD立刻启动采集。
最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种高精度同步AD采集的CPLD芯片，其特征在于，所述CPLD芯片是基于EEPROM工艺，在芯片内部写入程序后，通过CPLD芯片中寄存器功能模块、地址译码功能模块、AD接口控制功能模块和PPS脉冲控制功能模块实现对分布式采集模块的AD采样启动及数据采集的精确控制；
所述CPLD芯片包括：
所述寄存器功能模块通过数据总线和控制总线与外部CPU通信，实现控制其他模块的工作模式；
所述地址译码功能模块通过地址总线连接外部CPU，配合外部CPU完成对其他外部器件和所述寄存器功能模块的读写访问；
所述AD接口控制功能模块与外部具有SPI串行接口的外部AD芯片连接，向外部AD芯片发送指令，接收外部AD芯片采样的数据；
所述PPS脉冲控制功能模块与外部GPS/BD模块和AD晶振时钟连接，实现对AD芯片的启停和数据采集的精确时序控制。
2.根据权利要求1所述芯片，其特征在于，所述寄存器功能模块输出逻辑信号GPS_TRIG到所述PPS脉冲控制功能模块，当GPS_TRIG＝0时，所述外部AD芯片的采集的开始与停止由所述外部CPU控制，当GPS_TRIG＝1时，所述外部AD芯片的采集的开始与停止由GPS/BD模块控制。
3.根据权利要求1所述芯片，其特征在于，所述寄存器功能模块通过逻辑信号线rdFULL与所述AD接口控制功能模块相连，作为识别所述AD接口控制功能模块的寄存器是否为满的标志，rdFULL＝1时，寄存器为满。
4.根据权利要求1所述芯片，其特征在于，所述地址译码功能模块通过片选信号CS25160与外部存储器相连；输出寄存器使能信号RES73360和H25160到所述寄存器功能模块，作为选择控制寄存器的信号；输出逻辑信号CS73360到所述AD接口控制功能模块，当CS73360＝0时，访问所述寄存器功能模块寄存器的低8位，当CS73360＝1时，访问所述寄存器功能模块寄存器的高8位。
5.根据权利要求1所述芯片，其特征在于，所述AD接口控制功能模块通过内部数据总线与所述寄存器功能模块相连，通过逻辑信号线SOMI、SIMO、SDIFS、SDOFS和SCLK直接与外部AD芯片的SPI串行接口连接，完成外部CPU通过所述寄存器功能模块向外部AD芯片并行写入控制指令和读取SPI传回的数据。
6.根据权利要求2所述芯片，其特征在于，所述PPS脉冲控制功能模块接收晶振时钟的时钟信号ADCLK_IN，当GPS_TRIG＝0时，由外部CPU控制所述PPS脉冲控制功能模块向外部AD芯片输出AD工作时钟信号ADCLK_OUT；当GPS_TRIG＝1时，由GPS/BD模块输出的GPS_PPS脉冲信号控制所述PPS脉冲控制功能模块向外部AD芯片输出AD工作时钟信号ADCLK_OUT，即当GPS_PPS＝0时，无输出AD工作时钟信号ADCLK_OUT，当GPS_PPS＝1时，输出AD工作时钟信号ADCLK_OUT，此时外部AD芯片立刻启动采集。
7.根据权利要求2所述芯片，其特征在于，所述GPS/BD模块用于根据信号覆盖情况进行选择接收GPS信号或BD北斗信号，其输出的GPS_PPS脉冲信号作为硬件控制信号。
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