CN105099503B - Chirp信号的脉冲压缩方法及其无线信号收发器 - Google Patents

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Abstract

本发明涉及CHIRP信号的脉冲压缩方法及其无线信号收发器，对周期Ck的脉冲压缩处理为：分析取得瞬时信号中的所有瞬时频率分量，并分离出其对应的幅度；开辟存储空间Mn存放各瞬时频率分量的幅度和相位；令瞬时频率分量fn出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为Tn，通过Tn＝T‑tn计算得出Tn；开辟另一存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间中，并将所有重叠的瞬时频率分量幅度叠加在存储空间MT的一个空间中。本发明解决了现有技术计算周期长，需要对信号进行同步，系统复杂和成本高的技术问题。

Description

CHIRP信号的脉冲压缩方法及其无线信号收发器
技术领域
本发明涉及CHIRP信号(线性调频信号)的脉冲压缩方法，以及基于该脉冲压缩方法的无线信号收发器。
背景技术
CHIRP信号作为一种线性调频信号，用数学公式表示其瞬时频率为：
f(t)＝f0+st 0＜t＜T
其中，f0为CHIRP信号的起始频率，s表示其频率变化斜度，当s＞0时表示CHIRP信号的频率在信号周期内为不断增加的，称为UP CHIRP(升序线性调频信号)；当s＜0时表示CHIRP信号的频率在信号周期内为不断减低的，称为DOWN CHIRP(降序线性调频信号)。从上式中可以看出任意时刻的瞬时频率与该时刻一一对应，这也是CHIRP信号的内在规律。
在CHIRP信号处理中，广泛使用DDL(色散延迟线)产生CHIRP信号并实现脉冲压缩。传统的DDL(色散延迟线)采用SAW(声表面波)器件实现，一旦完成，其参数特征即被确定而无法调整。若一个CHIRP信号BT值(B指带宽，T指周期)要求较高时，特别是T值较大时，器件的制作成本变得很高，体积很大，不宜在现代通信系统中采用。现有的数字式DDL实现方法通常采用数字滤波器的设计方法，会利用到DFT和IDFT两种变换算法，消耗大量的机器计算周期时间资源，成本较高，且在T值较大时不宜实现。
发明内容
本发明提出一种CHIRP信号的脉冲压缩方法，以解决现有技术中对CHIRP信号进行脉冲压缩时计算周期长，需要对CHIRP信号进行同步，系统复杂和成本高的技术问题。
本发明还提出基于上述CHIRP信号的脉冲压缩方法的无线信号收发器。
本发明的CHIRP信号的脉冲压缩方法采用如下技术方案：本CHIRP信号的脉冲压缩方法，设CHIRP信号为：C1，C2，C3，......Ck......CK，1≤k≤K，其中K为完成一次通信所需要发送的CHIRP信号周期数；对周期Ck的脉冲压缩处理包括以下步骤：
S1、分析取得瞬时信号中的所有瞬时频率分量，并分离出每个瞬时频率分量对应的幅度，得到各瞬时频率分量的幅度和相位；
S2、开辟存储空间Mn存放步骤S1得到的各瞬时频率分量的幅度和相位；存储空间Mn的位置顺序对应各瞬时频率分量的顺序；
S3、设瞬时频率分量fn在对应CHIRP周期中出现的相对时刻为tn，令瞬时频率分量fn出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为Tn，通过Tn＝T-tn计算得出Tn；
S4、开辟另一存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度，排列顺序以Tn为参考，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间中，并将所有重叠在存储空间MT的同一个空间中的瞬时频率分量的幅度叠加在存储空间MT的一个空间中；
其中，T为CHIRP信号周期，0≤n≤N。
在上述步骤S3中，对所述Tn进行预先计算，并将计算得出的Tn与瞬时频率分量fn幅度和相位数组对应存放在存储空间Mn中。
本发明基于CHIRP信号的脉冲压缩方法的无线信号收发器采用如下技术方案：基于上述CHIRP信号的脉冲压缩方法的无线信号收发器，包括接口控制器、节电控制器、IQ调制器、IQ解调器、带通滤波器及收发天线，
还包括微处理器及FPGA；所述微处理器分别与FPGA、接口控制器及节电控制器连接；在上行链路中，FPGA经IQ调制器、带通滤波器与收发天线连接；在下行链路中，FPGA经IQ解调器、带通滤波器与收发天线连接；
所述微处理器与FPGA进行通信，实现双向数据传输和向FPGA发送控制指令；所述FPGA用于发生CHIRP信号、对CHIRP信号进行脉冲压缩处理、MAC协议分析及MAC数据包合成。
在上述无线信号收发器中，所述FPGA包括CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器；微处理器分别与CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器连接；在上行链路中，CHIRP信号发生器经IQ调制器、带通滤波器与收发天线连接；在下行链路中，脉冲压缩处理器经IQ解调器、带通滤波器与收发天线连接。
在上述无线信号收发器中，所述无线信号收发器还包括设置在下行链路中的低噪声放大器以及幅度检测电路；所述低噪声放大器与带通滤波器连接，用于放大所述带通滤波器的输出信号；所述幅度检测电路用于检测低噪声放大器的输出幅度，并实现对低噪声放大器的反馈增益控制。
在CHIRP信号发生器中预设若干不同BT值的CHIRP信号发生模块，对应地在脉冲压缩处理器中预设若干不同BT值的脉冲压缩模块，每个BT值对应的脉冲压缩模块内设有UPCHIRP压缩算法和DOWN CHIRP压缩算法；所述微处理器及FPGA使用多个BT值组合同时对输入的CHIRP信号实施脉冲压缩处理，由与实际CHIRP信号吻合的BT值的脉冲压缩模块产生压缩脉冲。
本发明的核心在于对CHIRP信号脉冲压缩处理的原理与现有技术不同：首先分析瞬时信号中的所有频率分量，分离出每个频率分量对应的幅度。预先将存储空间单元按照时间顺序编码，把每个时间点分析得到的频率分量和幅度按照CHIRP信号在任意时刻的瞬时频率与该时刻一一对应这一内在规律存储并叠加到对应时间点的存储单元中。当完整的CHIRP信号周期处理完毕之后，会在存储空间中累计出数值峰值，完成脉冲压缩处理。
与现有技术相比，本发明具有以下优点及有益效果：
1.本发明CHIRP信号的压缩处理方法占用的机器计算周期较少，而且不需要对被处理的CHIRP信号进行同步，降低了实现CHIRP信号脉冲压缩过程中所占用的时间成本。
2.本发明CHIRP信号的压缩处理方法利用存储空间暂存数据处理中间结果，CHIRP信号的T值对应占用的存储空间的大小；而随着当前半导体技术的进步，大的存储空间成本也非常低廉，因此本发明方法还降低了实现CHIRP信号脉冲压缩过程中所占用的硬件资源成本。
3、本发明无线信号收发器，是基于前述CHIRP信号的压缩处理方法的，利用FPGA实现脉冲压缩、MAC协议分析以及CHIRP信号发生；由于CHIRP信号的压缩处理方法需要消耗的时间资源和硬件资源都很少，对于FPGA的性能指标要求可以放低，因而可以降低无线信号收发器的成本，特别是在批量生产的时候，成本的优势越发明显。
4、由于本发明CHIRP信号的压缩处理方法无须针对CHIRP信号实现同步，因而大大降低了本发明无线信号收发器设计上的复杂性，也提高了无线信号收发器对于CHIRP信号压缩处理的响应速度。
5、本发明无线信号收发器可以通过FPGA整体实现微处理器、接口控制器和节电控制器等各项功能，为整合成一个完整的收发器芯片(数字部分和模拟部分全面集成于一体)奠定了基础。本发明无线信号收发器，实现了对于小带宽大时长的CHIRP信号的处理，可以广泛运用在数据带宽要求不高但是接收灵敏度要求较高的场合，比如几十甚至上百公里的点对点或者点对多点无线传感器的数据收发应用。
附图说明
图1是UP CHIRP信号波形图；
图2是UP CHIRP信号的频率变化图形；
图3是对瞬时频率分量的幅度进行叠加的示意图；
图4是无线信号收发器的结构框图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
实施例
在CSS(CHIRP SPREAD SPECTRUM)通信系统中，发射机向空中发射出一系列CHIRP信号，可表示为：C1，C2，C3，......Ck......CK，1≤k≤K，其中K为完成一次通信所需要发送的CHIRP信号周期数。设CHIRP信号的周期为T，带宽为B。
图1所示是一个典型的周期性UP CHIRP信号。UP CHIRP信号具有如下特征：幅度恒定；频率随时间线性变化，如图2所示，并且以T为周期，定义tN＝t0+T；信号的带宽B＝fN-f0。显然，当一个收发器接收到一个特定的CHIRP信号之后，其瞬时频率分量fn(0≤n≤N)会按照时间顺序出现，即fn仅应在tn(0≤n≤N)时刻出现。
本发明对CHIRP信号的脉冲压缩过程，是针对不同的瞬时频率分量进行不同的延迟操作，即将重叠在同一个存储空间中的瞬时频率分量的幅度叠加，使得按照时间顺序出现的不同的瞬时频率分量形成能量叠加，表现为一个可被检测出的脉冲信号。
本发明对CHIRP信号的脉冲压缩过程，首先是分析取得瞬时信号中的所有瞬时频率分量，并分离出每个瞬时频率分量对应的幅度，得到各瞬时频率分量的幅度和相位数组。对瞬时信号的瞬时频率分量的取得方法并不限于某一特定的方式，而是可以采用各种通用的方法；比如在本实施例中，就采用FFT快速傅立叶变换算法取得。FFT变换的结果即是各个瞬时频率分量的幅度和相位构成的数组，表一所示即为某个时刻各瞬时频率分量幅度和相位数组。
f0 f1 f2 … fn … fN
A0 A1 A2 … An … AN
Ф0 Ф1 Ф2 … Фn … ФN
表一
然后在存储空间Mn存放上述表一中各瞬时频率分量的幅度和相位数组。存储空间Mn的位置顺序对应上面的各个瞬时频率分量的顺序，即：
f0的幅度和相位存放于M0；f1的幅度和相位存放于M1；f2的幅度和相位存放于M2；......，fn的幅度和相位存放于Mn；
将存储空间Mn的位置顺序与上述各瞬时频率分量的对应关系表示成表格，则为以下表二所示。
f0 f1 f2 … fn … fN
M0 M1 M2 … Mn … MN
A0 A1 A2 … An … AN
Ф0 Ф1 Ф2 … Фn … ФN
表二
采用离散数字化处理技术可以获得的瞬时频率分量精度受限于采样频率和计算速度。假设频率精度为Δf，则有：
f0＝Δf
f1＝f0+Δf
f2＝f1+Δf
f3＝f2+Δf
……
fN＝fN-1+Δf
当某个频率为fa，且有：fn-1≤fa＜fn时，n＝1，2，3，...，N+1，fa对应的幅度和相位将存放在fn-1对应的Mn-1空间中。
在CSS通信中，其发射的CHIRP信号的特征是人为设定的，并由收发双方事先约定好。即在任意一个CHIRP周期Ck中，某个瞬时频率分量出现的相对时刻是可确定的。或者说，当接收机在收到的信号中经过分析发现存在某个瞬时频率分量fn的时候，这个瞬时频率分量在对应CHIRP周期中出现的相对时刻tn即可确定。令Tn表示该瞬时频率分量fn出现的时刻tn距离瞬时频率分量fn所在周期结束的时间长度，通过Tn＝T-tn计算出Tn，0≤n≤N，。在存储空间Mn中，将Tn与瞬时频率分量fn幅度和相位数组对应存放，如下表三所示：
f0 f1 f2 … fn … fN
M0 M1 M2 … Mn … MN
A0 A1 A2 … An … AN
Ф0 Ф1 Ф2 … Фn … ФN
T0 T1 T2 … Tn … TN
表三
当接收机在任意时刻开始处理接收到的信号时，它处理的是CHIRP信号K个周期中的某个周期Ck中的某个时刻tn的信号。接收机经过瞬时频率分析计算，将得到该时刻信号的瞬时频率分量fn和幅度An等数据，同时经过计算得到瞬时频率分量fn对应的Tn。而在实际算法中，Tn经预先经公式Tn＝T-tn算好，存在表三所述的数组中，根据瞬时频率分量fn后经查找表三找出对应的Tn。
然后在存储单元中另外开辟一个存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度；其排列顺序以Tn为参考，即将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间中。如果两个或两个以上的瞬时频率分量恰好重叠在存储空间MT的同一个空间中，则将它们的幅度叠加，如图3所示。理论上，Ck中的瞬时频率分量fn将按照时间顺序依次连续出现(升序UP CHIRP或者降序DOWN CHIRP)，接收端根据上面的算法，会将所有重叠在存储空间MT的同一个空间中的瞬时频率分量的幅度全部叠加在存储空间MT的一个累加空间中。若将MT的值按照时间顺序画出来，则表现为一个峰值非常高的脉冲。
上述过程完成了对CHIRP信号的脉冲压缩。周而复始的重复上述过程，即可完成对CK完整序列的CHIRP信号的脉冲压缩，然后在存储空间MT的累加空间中累计出数值峰值，完成脉冲压缩处理。再经过脉冲峰值辨识之后，即可还原调制信号，完成数据通信。
基于CHIRP信号的脉冲压缩方法的无线信号收发器，其原理框图如图4所示，主要包括FPGA(现场可编程门阵列)、微处理器、接口控制器、节电控制器、存储器、IQ调制器、IQ解调器、带通滤波器及收发天线。其中FPGA包括CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器。微处理器分别与CHIRP信号发生器、MAC协议分析器、脉冲压缩处理器、接口控制器、节电控制器及存储器连接；在上行链路中(发送环节)，CHIRP信号发生器经IQ调制器、带通滤波器与收发天线连接；在下行链路中(接收环节)，脉冲压缩处理器经IQ解调器、带通滤波器与收发天线连接。本发明CHIRP信号的脉冲压缩方法中的存储单元或存储空间可以但不必须放在前述无线信号收发器的存储器中；事实上可以放在FPGA内置的存储单元中。
CHIRP通信中选择较大的BT值，可以获得较大的扩频增益。当无线通信中的小信号处理单元具有较大扩频增益时，其信号接收灵敏度会有较大改善，以至于埋藏在噪声中的有用信号也能被识别出来。本收发器设计中使用到了本发明专利的CHIRP信号脉冲压缩方法，获得了较理想的实际结果。对CHIRP信号实施脉冲压缩将获得扩频增益。其增益大小与CHIRP信号的频率变化范围B和CHIRP信号单个周期的持续时间T密切相关。本发明重点通过改变T来适应扩频增益的需要，同时将B控制在较小水平并辅以适当的滤波器来抑制外界噪声进入接收机，具体可以这样设计：
预先将B值(即CHIRP信号的频率带宽)固定，仅需要改变CHIRP信号的持续时间T(即CHIRP信号的周期)，即可改变BT值；也就是通过改变持续时间T，以获得不同的BT值即预设的几种不同BT值具有基本相同的B值。在FPGA中，在CHIRP信号发生器中预设了几种不同BT值的CHIRP信号发生模块，对应地在脉冲压缩处理器中预设了几种不同BT值的脉冲压缩模块，每个BT值对应的脉冲压缩模块内均设有UP CHIRP压缩算法和DOWN CHIRP压缩算法。根据本发明脉冲压缩方法的压缩原理，UP CHIRP压缩算法仅仅会将UP CHIRP信号压缩成脉冲，而将DOWN CHIRP信号处理后变成低噪，分布在整个信号周期中，不会产生脉冲；反之亦然。同样，根据本发明脉冲压缩方法的压缩原理，特定BT值的UP CHIRP压缩算法和DOWNCHIRP压缩算法仅仅对于该特定BT值的CHIRP信号敏感，即只有与脉冲压缩BT值吻合的CHIRP信号在被压缩的过程中才能产生脉冲。
在实际应用系统中，在首次通信的过程中通信两端设备会尝试用不同的BT值的CHIRP信号传递数据，再经过对信噪比的测算来优选确定某一BT值。本发明设计原则是在保证通信可靠的前提下，获取最高带宽，即选用最小的BT1直；以免BT值过大，在获得更好的接收灵敏度的同时，而牺牲了传输数据带宽。
在图4中，FPGA的工作任务主要是CHIRP信号的发生、脉冲压缩处理、MAC协议分析及MAC数据包合成。微处理器与FPGA进行通信，实现双向数据传输和向FPGA发送控制指令完成前述FPGA工作任务的选择控制。FPGA的运行状态通过器件的管脚电平变化告知微处理器，当装置上电后，微处理器根据任务需要，向FPGA发送收发使能指令：当任务需要发送数据时，微处理器向FPGA送出“发送”控制指令，随后，送给FPGA需要发送的数据；FPGA收到指令和数据后，将数据打包成需要发送的MAC数据帧，再经由FPGA内部的CHIRP信号发生器将这些数据转换成一串CHIRP脉冲，输出出去，经过各种转换电路单元最终送到天线发射出去；当任务需要接收数据时，微处理器向FPGA送出“接收”控制指令，FPGA随后即启动脉冲压缩处理流程，从接收回路中提取数据信号，FPGA对接收到的数据信号(通常为一串“0”、“1”构成的数据)进行MAC协议分析，将协议帧拆包成有用数据，然后传送给微处理器做后续处理。微处理器同时控制接口控制器，以便本收发器与外围的相关的传感器或者执行器进行通信，包括数字I/O通道，模拟输入通道(A/D转换)，USB接口等。节电控制器接受微处理器的控制，让设备分别工作于几种不同的供电状态模式，以达成收发器整体低功耗的特性，如：收发全功能(正常模式)，仅接收部分供电(侦听模式)，仅接口控制器工作(保持模式)，仅微处理器工作(待机模式)，仅存储器供电(休眠保存模式)等。
CHIRP发生器产生的CHIRP信号的频率变化范围(即带宽)B与持续时间(即周期)T均由FPGA根据来自微处理器的控制信号来选择和变化，以获得不同的扩频增益。其数字调制编码也由CHIIRP发生器完成。CHIRP发生器产生的CHIRP信号是一串数字量，为并行输出，分为I通道和Q通道。IQ通道的数据经过数模转换成为模拟量，送入IQ调制器形成高频信号。再经带通滤波器、混频器变成射频信号，再经过功率放大器、射频开关等，送入天线发射到空中。
而在接收环节，收到的空中射频信号首先被带通滤波器进行处理，剔除带外杂波。再经过低噪声放大器LNA进行放大。这里面还设计了对LNA的保护措施，即幅度检测电路，用于检测LNA的输出幅度，并实现对LNA的反馈增益控制，保证LNA始终处于线性工作状态，以减少信噪比劣化。射频信号然后被送入混频器，输出中频信号，再经放大和滤波送入IQ解调器，分离出IQ通道的模拟信号。此处又安排了可变增益放大器和低通滤波，以对于模拟信号进行处理，滤除带外杂波，提升动态范围。
经过模数转换后的IQ信道信号被送入FPGA进行脉冲压缩处理。这里将使用到本专利的创新软件技术算法。无线信号收发器中的微处理器及FPGA将使用多个BT值组合同时对输入的CHIRP信号实施脉冲压缩处理，只有与实际CHIRP信号吻合的BT值的脉冲压缩算法才会有压缩脉冲产生，即由与实际CHIRP信号吻合的BT值的脉冲压缩模块产生压缩脉冲。获得的脉冲对应比特位，连续处理得到数据串，再经过MAC协议分析得到实际的有效数据。微处理器全面掌控FPGA的各种处理流程，得到正确的数据，完成收发任务。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (9)

1.CHIRP信号的脉冲压缩方法，设CHIRP信号为：
C1，C2，C3，......Ck......CK，1≤k≤K，其中K为完成一次通信所需要发送的CHIRP信号周期数；其特征在于，对周期Ck的脉冲压缩处理包括以下步骤：
S1、分析取得瞬时信号中的所有瞬时频率分量，并分离出每个瞬时频率分量对应的幅度，得到各瞬时频率分量的幅度和相位；
S2、开辟存储空间Mn存放步骤S1得到的各瞬时频率分量的幅度和相位；存储空间Mn的位置顺序对应各瞬时频率分量的顺序；
S3、设瞬时频率分量fn在对应CHIRP周期中出现的相对时刻为tn，令瞬时频率分量fn出现的相对时刻tn距离瞬时频率分量fn所在周期结束的时间长度为Tn，通过Tn＝T-tn计算得出Tn；
S4、开辟另一存储空间MT用于重新排列Ck中各个时刻的不同瞬时频率分量的幅度，排列顺序以Tn为参考，将每个瞬时频率分量fn的幅度值存放在Tn对应的存储空间MT的空间中，并将所有重叠在存储空间MT的同一个空间中的瞬时频率分量的幅度叠加在存储空间MT的一个空间中；
其中，T为CHIRP信号周期，0≤n≤N；N表示一个信号周期的总采样数量。
2.根据权利要求1所述的CHIRP信号的脉冲压缩方法，其特征在于在步骤S3中，对所述Tn进行预先计算，并将计算得出的Tn与瞬时频率分量fn幅度和相位数组对应存放在存储空间Mn中。
3.根据权利要求2所述的CHIRP信号的脉冲压缩方法，其特征在于，将Tn与瞬时频率分量fn幅度和相位数组对应存放在存储空间Mn中，并形成如下表格：
f0 f1 f2 … fn … fN M0 M1 M2 … Mn … MN A0 A1 A2 … An … AN φ0 φ1 φ2 … φn … φN T0 T1 T2 … Tn … TN
An是瞬时频率分量fn的幅度，φn是瞬时频率分量fn的相位；
根据瞬时频率分量fn查找所述表格找出对应的Tn。
4.根据权利要求1所述的CHIRP信号的脉冲压缩方法，其特征在于，在步骤S1中，采用FFT快速傅立叶变换算法分析取得各瞬时频率分量的幅度和相位。
5.基于权利要求1-4中任一项所述CHIRP信号的脉冲压缩方法的无线信号收发器，包括接口控制器、节电控制器、IQ调制器、IQ解调器、带通滤波器及收发天线，其特征在于：
还包括微处理器及FPGA；所述微处理器分别与FPGA、接口控制器及节电控制器连接；在上行链路中，FPGA经IQ调制器、带通滤波器与收发天线连接；在下行链路中，FPGA经IQ解调器、带通滤波器与收发天线连接；
所述微处理器与FPGA进行通信，实现双向数据传输和向FPGA发送控制指令；所述FPGA用于发生CHIRP信号、对CHIRP信号进行脉冲压缩处理、MAC协议分析及MAC数据包合成。
6.根据权利要求5所述的无线信号收发器，其特征在于，所述FPGA包括CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器；微处理器分别与CHIRP信号发生器、MAC协议分析器及脉冲压缩处理器连接；在上行链路中，CHIRP信号发生器经IQ调制器、带通滤波器与收发天线连接；在下行链路中，脉冲压缩处理器经IQ解调器、带通滤波器与收发天线连接。
7.根据权利要求5所述的无线信号收发器，其特征在于，所述无线信号收发器还包括设置在下行链路中的低噪声放大器以及幅度检测电路；所述低噪声放大器与带通滤波器连接，用于放大所述带通滤波器的输出信号；所述幅度检测电路用于检测低噪声放大器的输出幅度，并实现对低噪声放大器的反馈增益控制，使低噪声放大器始终处于线性工作状态。
8.根据权利要求6所述的无线信号收发器，其特征在于，在CHIRP信号发生器中预设若干不同BT值的CHIRP信号发生模块，其中B指带宽，T指周期，并且对应地在脉冲压缩处理器中预设若干不同BT值的脉冲压缩模块，每个BT值对应的脉冲压缩模块内设有UP CHIRP压缩算法和DOWN CHIRP压缩算法；所述微处理器及FPGA使用多个BT值组合同时对输入的CHIRP信号实施脉冲压缩处理，由与实际CHIRP信号吻合的BT值的脉冲压缩模块产生压缩脉冲。
9.根据权利要求8所述的无线信号收发器，其特征在于，所述若干不同BT值具有相同的B值，其中B指带宽。
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