CN105009540A

CN105009540A - 一种加扰方法及加扰装置

Info

Publication number: CN105009540A
Application number: CN201380003211.4A
Authority: CN
Inventors: 陈志强; 王童童; 李长松; 李志军
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2015-10-28
Anticipated expiration: 2033-12-31
Also published as: US20160315793A1; EP3079324A1; EP3079324A4; CN105009540B; WO2015100621A1; US9716605B2; EP3079324B1

Abstract

一种加扰方法及加扰装置，可应用于灵活以太网。灵活以太网的场景中，可能需要对接收器的以太网接口接收到的以太网帧流的数量以及每个以太网帧流的位宽进行调整。本发明的技术方案中，针对以太网帧流中的每个数据段设置对应的加扰电路以对每个数据段分别进行加扰，每个数据段的比特数量均为M。其中，第一以太网帧流中X个数据段对应的X个加扰电路可以分别计算X个数据段的加扰结果。因此，如果调整后的每个以太网帧流的位宽是M的整数倍，则可以通过对相应数量的加扰电路进行重新配置以对调整后的每个以太网帧流进行加扰。

Description

一种加扰方法及加扰装置

技术领域

本发明涉及通信领域，尤其涉及一种加扰方法及加扰装置。背景技术

随着以太网技术的演进，目前面临对接口带宽、流数量灵活可配的需求。灵活带宽以太网可以在一定接口总带宽下，实现以太网帧流的数量和带宽的灵活可配。所述以太网帧流也称为子介质访问控制（英文： Media Access Control, 简称 MAC )流。例如，原本属于固定 400千兆以太网（英文： gigabit ethernet,简称： GE )接口的通道资源可以用于承载 1路 400GE、 1路 300GE+1 路 100GE、 2路 200GE、 4路 100GE、 8路 50GE或 16路 25GE的流量。

现有技术中，接收器的以太网接口的带宽是固定的。所述带宽也可以称为速率。例如 100GE的接口的速率是 100千兆比特每秒（英文： g i gab i t per second )。 40GE的接口的速率是 40千兆比特每秒。接收器的以太网接口接收到数据流后，通过加扰器对数据流进行加扰。加扰器每个时钟周期能够加扰的数据流的比特的数量是固定值。上述技术方案难以应用到灵活以太网的场景中。发明内容

本发明实施例提供了一种加扰方法及加扰装置，用以针对灵活以太网实现数据加扰。

第一方面，提供一种加扰方法，包括：

接收第一时钟周期的以太网帧流；

获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1 的整数， X为正整数；获得 Y个数据段，所述 Υ个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Υ个数据段中每个数据段的比特数量为 Μ, Υ为正整数；分别向 X个加扰电路分发 X个输入数据 ,所述 X个加扰电路与所述 X个输入数据——对应；

分别向 Υ个加扰电路分发 Υ个输入数据 ,所述 Υ个加扰电路与所述 Υ个输入数据——对应；

所述 X个加扰电路分别利用所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路—— 对应，所述 X个加扰电路的每个加扰电路被配置以并行地计算比特数量为 Μ 的二进制序列的加扰结果；

所述 Υ个加扰电路分别利用所述 Υ个输入数据并根据所述加扰多项式并行地计算所述 Υ个数据段的加扰结果，所述 Υ个数据段与所述 Υ个加扰电路 ——对应，所述 Υ个加扰电路的每个加扰电路被配置以并行地计算比特数量为 Μ的二进制序列的加扰结果。

结合第一方面，在第一种可能的实现方式中，所述 X个数据段包括第 1 数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1数据段至所述第 X数据段；

所述分别向所述 X个加扰电路分发 X个输入数据，包括：向第 a加扰电路分发第 a输入数据， a的取值为 1至 X中的所有整数；

其中，所述向第 a加扰电路分发第 a输入数据包括：

分别向第一计算电路和第二计算电路分发第一数据和第二数据，所述第 a输入数据包括所述第一数据和所述第二数据，所述第 a 加扰电路包括所述第一计算电路、所述第二计算电路以及第三计算电路，所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N 比特， N 为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期；所述 X个加扰电路分别利用所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，包括：所述第 a加扰电路利用所述第 a输入数据根据所述加扰多项式并行地计算所述第 a数据段的加扰结果；

其中，所述第 a加扰电路利用所述第 a输入数据并根据所述加扰多项式并行地计算所述第 a数据段的加扰结果，包括：

所述第一计算电路对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；

所述第二计算电路对所述第二数据中的所述第 _a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；

所述第三计算电路对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。

结合第一方面或者第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述 Y个数据段包括第 X+1数据段至第 X+Y数据段，所述 Y 个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 X+Y数据段；

所述分别向所述 Y个加扰电路分发 Y个输入数据，包括：向第 X+b加扰电路分发第 X+b输入数据， b的取值为 1至 Y中的所有整数；

其中，所述向第 X+b加扰电路分发第 X+b输入数据包括：

分别向第四计算电路和第五计算电路分发第三数据和第四数据，所述第 X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路包括所述第四计算电路、所述第五计算电路以及第六计算电路，所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特；所述 Y个加扰电路分别利用所述 Υ个输入数据并根据所述加扰多项式并行地计算所述 Υ个数据段的加扰结果，包括：所述第 X+b加扰电路利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果；

其中，所述第 X+b加扰电路利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果，包括：

所述第四计算电路对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第一结果；

所述第五计算电路对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第二结果；

所述第六计算电路对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。

结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述第三数据包含的比特的数量是（X+b ) χ Μ, 所述第三数据的高 b x M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1 数据段至所述第 X+b数据段。

结合第一方面的第二种可能的实现方式或者第三种可能的实现方式，在第四种可能的实现方式中，所述 Y个数据段分别对应 Y片信息；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Y个数据段中每个数据段在所述第二以太网帧流中的位置；

所述向第四计算电路分发第三数据具体包括：

才艮据所述 Y 片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Y个数据段；

向所述第四计算电路分发所述第二以太网帧流。

结合第一方面的第一种至第四种可能的实现方式中的任意一种可能的实现方式，在第五种可能的实现方式中，所述 X个数据段分别对应 X片信息；所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置；所述向第一计算电路分发第一数据，包括：

才艮据所述 X 片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；

向所述第一计算电路分发所述第一以太网帧流。

结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段；

所述方法还包括：

根据所述第 X信息存储所述第一时钟周期的所述第一以太网帧流的加扰结果。

第二方面，提供一种加扰装置，包括：

接收单元，用于接收第一时钟周期的以太网帧流；

第一获得单元，用于从所述接收单元接收的所述第一时钟周期的以太网帧流中获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1 的整数， X为正整数；

第二获得单元，用于从所述接收单元接收的所述第一时钟周期的以太网帧流中获得 Y个数据段，所述 Y个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Y个数据段中每个数据段的比特数量为 M, Y为正整数；第一分发单元，用于分别向 X个加扰电路分发 X个输入数据，所述 X个加扰电路与所述 X个输入数据——对应；

第二分发单元，用于分别向 γ个加扰电路分发 γ个输入数据，所述 γ个加扰电路与所述 Y个输入数据——对应；

所述 X个加扰电路，用于分别利用所述第一分发单元分发的所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路——对应，所述 X个加扰电路的每个加扰电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果；

所述 Y个加扰电路，用于分别利用所述第二分发单元分发的所述 Y个输入数据并根据所述加扰多项式并行地计算所述 γ个数据段的加扰结果，所述

Y个数据段与所述 Y个加 4尤电路——对应，所述 Y个加 4尤电路的每个加 4尤电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果。

结合第二方面，在第一种可能的实现方式中，所述 X个数据段包括第 1 数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1数据段至所述第 X数据段；

所述第一分发单元用于：向第 a加扰电路分发第 a输入数据， a的取值为 1至 X中的所有整数；

所述第一分发单元具体用于：

分别向第一计算电路和第二计算电路分发第一数据和第二数据，所述第 a 输入数据包括所述第一数据和所述第二数据，所述第 a加扰电路包括所述第一计算电路、所述第二计算电路以及第三计算电路，所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N比特， N为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期；

所述 X个加扰电路包括所述第 a加扰电路，所述第 a加扰电路用于利用所述第 a输入数据根据所述加扰多项式并行地计算所述第 a数据段的加扰结果；所述第一计算电路用于对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；所述第二计算电路用于对所述第二数据中的所述第 _a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；所述第三计算电路用于对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。

结合第二方面或者第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述 Y个数据段包括第 X+1数据段至第 X+Y数据段，所述 Y 个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 X+Y数据段；

所述第二分发单元用于：向第 X+b加扰电路分发第 X+b输入数据， b的取值为 1至 Y中的所有整数；

所述第二分发单元具体用于：

分别向第四计算电路和第五计算电路分发第三数据和第四数据，所述第 X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路包括所述第四计算电路、所述第五计算电路以及第六计算电路，所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特；

所述 Y个加扰电路包括所述第 X+b加扰电路，所述第 X+b加扰电路用于利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果；

所述第四计算电路用于对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第一结果；

所述第五计算电路用于对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第二结果；所述第六计算电路用于对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。

结合第二方面的第二种可能的实现方式，在第三种可能的实现方式中，所述第三数据包含的比特的数量是（X+b ) x M, 所述第三数据的高 b x M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1 数据段至所述第 X+b数据段。

结合第二方面的第二种可能的实现方式或者第三种可能的实现方式，在第四种可能的实现方式中，所述 Y个数据段分别对应 Y片信息；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Y个数据段中每个数据段在所述第二以太网帧流中的位置；

所述第二分发单元具体用于：

才艮据所述 Y 片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Y个数据段；向所述第四计算电路分发所述第二以太网帧流。

结合第二方面的第一种至第四种可能的实现方式中的任意一种可能的实现方式，在第五种可能的实现方式中，所述 X个数据段分别对应 X片信息；所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置；所述第一分发单元具体用于：

才艮据所述 X片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；向所述第一计算电路分发所述第一以太网帧流。

结合第二方面的第五种可能的实现方式，在第六种可能的实现方式中，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段；所述加扰装置还包括：

存储单元，用于根据所述第 X信息存储所述第一时钟周期的所述第一以太网帧流的加扰结果。

第三方面，提供一种装置，所述装置为以下装置中的任意一种：

PHY, 所述 PHY可以通过 FPGA或者 ASIC实现。所述 PHY可以是网絡接口卡（ Network Interface Card, NIC )中的部件，所述 NIC可以是线卡（ Line Card )或者 PIC ( Physical Interface Card, 物理接口卡）。所述 PHY可以包含用于连接到 ( for interfacing to ) MAC的 Media-Independent Interface (媒体无关接口， Mil );

PHY芯片（ PHY chip ), 所述 PHY芯片可以包括多个 PHY。所述 PHY 芯片可以通过 FPGA或者 ASIC实现；

系统芯片（ system chip ),所述系统芯片可以包括多个 MAC以及多个 PHY; 所述系统芯片可以通过 FPGA或者 ASIC实现；

多端口以太网设备 ( multi-port Ethernet device ) , 所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括系统芯片，所述系统芯片可以包括 MAC 和 PHY。所述多端口以太网设备还可以将多个 MAC整合到一个 MAC芯片 ( MAC chip ) , 以及将多个 ΡΗΥ整合到一个 ΡΗΥ芯片。所述多端口以太网设备也可以将多个 MAC以及多个 PHY整合到一个系统芯片中。

该装置能够执行第一方面或者第一方面中的任意一种可能的实现方式所提供的加扰方法。

本发明上述实施例提供的技术方案比较容易应用到灵活以太网的场景。具体来说，灵活以太网的场景中，接收器的以太网接口可能需要接收 2个以太网接口分别发送的 2个以太网帧流。本发明实施例的技术方案可以对 2个以太网帧流分别进行加 4尤。

灵活以太网的场景中，可能需要对接收器的以太网接口接收到的以太网帧流的数量以及每个以太网帧流的位宽进行调整。本发明实施例的技术方案中， X个加扰电路可以分别计算 X个数据段的加扰结果， Υ个加扰电路可以分别计算 γ个数据段的加扰结果，并且 X个数据段中任意一个数据段包含的比特的数量等于 Υ个数据段中任意一个数据段包含的比特的数量（Μ )。因此，如果调整后的每个以太网帧流的位宽是 Μ的整数倍，并且所述以太网帧流的位宽小于等于（X+Y ) x M, 则可以通过对所述 X个加扰电路以及所述 Y个加扰电路进行重新配置以对调整后的每个以太网帧流进行加扰。附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图 1为本发明实施例提供的加扰方法的示意图；

图 2为本发明实施例提供的加扰架构示意图；

图 3为本发明实施例提供的加扰电路的结构示意图；

图 4为本发明实施例中分发单元为各 /c— i 电路分配输入数据的示意图；

图 5为本发明实施例中分发单元进行数据分配的示意图；

图 6为本发明实施例中分发单元为各 C /c— srg电路分配输入数据的示意图；

图 7为本发明实施例中更新移位寄存器的示意图；

图 8为本发明实施例提供的加扰装置的结构示意图；

图 9A、图 9B为图 8中的加扰电路的结构示意图。具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明实施例提供的技术方案比较容易应用到灵活以太网的场景。具体来说，灵活以太网的场景中，接收器的以太网接口可能需要接收 2个以太网接口分别发送的 2个以太网帧流。本发明实施例提供的技术方案可以对 2个以太网帧流分别进行加 4尤。

本发明实施例可在开放式系统互联参考模型（英文： Open System Interconnect Reference Model )中的物理层 ( Physical )中的 PCS( Physical Coding Sublayer, 物理编码子层）实现。物理层可包括 RS ( Reconciliation Sublayer, 协调子层）、 PC S子层、 PMA ( Physical Medium Attachment , 物理介质连接）子层以及 PMD ( Physical Media Dependent, 物理介质相关）子层。在一种灵活带宽以太网应用场景中， PCS子层中的编码模块编码后的数据经 MAC分发模块分发为多路以太网帧流（如子 MAC流）后，分别在汇聚层对每路以太网帧流进行力口扰。

参见图 1 , 为本发明实施例提供的加扰方法的示意图。该加扰方法以接收器的以太网接口在一个时钟周期内分别接收到 2个以太网帧流为例进行描述。所述方法的执行主体可以是网絡装置的接收器。所述接收器可以包括以太网接口。所述接收器可以通过专用集成电路 (英文： application-specific integrated circuit, 简称： ASIC )或者现场可编程门阵列（英文： field programmable gate array, 简称： FPGA ) 实现。所述网絡装置可以是路由器、网絡交换机、防火墙、负载均衡器、数据中心、分组传送网（英文： packet transport network, 简称： PTN )装置或者波分复用（英文： wavelength division multiplexing, 简称： WDM )装置。如图所示，该加扰方法包括：

S101 : 接收第一时钟周期的以太网帧流。

举例来说，本实施例以接收器通过以太网接口接收以太网帧流为例进行描述。在一个时钟周期（这里称为第一时钟周期），接收器接收到 2个以太网帧流。为描述方便起见，以下将这 2个以太网帧流称为第一以太网帧流和第二以太网帧流。

举例来说，所述以太网接口可以包括 10个串行 /解串器（英文： serdes )。

10个 serdes分另 ll是第一 serdes至第十 serdes„

SI 02: 获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1的整数， X为正整数；获得 Y个数据段，所述 Y个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Y个数据段中每个数据段的比特的数量为 M, Y为正整数。

举例来说，所述第一以太网帧流可以是第一发送器通过以太网接口中的第一 serdes至第七 serdes发送的。所述第二以太网帧流可以是第一发送器通过以太网接口中的第八 serdes至第十 serdes发送的。所述第一发送器可以是第一路由器的发送器。所述第二发送器可以是第二路由器的发送器。可替换地，所述第一发送器和所述第二发送器可以是同一个路由器的两个发送器。

举例来说，所述接收器可以在所述第一时钟周期内通过第一 serdes至第七 serdes接收 X个数据段。所述接收器可以在所述第一时钟周期内通过第八 serdes至第十 serdes接收 Y个数据段。 X等于 7, Y等于 3。

本实施例中，第一以太网帧流包含 X个数据段，第二以太网帧流包含 Y 个数据段，每个数据段的比特数量均为 M。

对于灵活以太网，接收器接收到的以太网帧流的位宽可以相同也可以不同。比如，每个以太网帧流对应的以太网接口的带宽可根据业务需求来设置，因此在 MAC子层进行子 MAC流（即以太网帧流）分发时，分发后的多个子 MAC流的位宽可能不相同。因此，本实施例中的 X和 Y可以相等，也可以不相等。所述第一以太网帧流的位宽等于 X乘以 M。所述第二以太网帧流的位宽等于 Y乘以 M。所述第一以太网帧流的速率等于所述第一以太网帧流的位宽乘以接收器的接收频率。所述第二以太网帧流的速率等于所述第二以太网帧流的位宽乘以接收器的接收频率。每个数据段的比特数量可以与灵活以太网所釆用的编解码方式有关。比如，釆用 64b/66b编解码方式时， 64比特的数据块是数据处理的最小粒度，因此每个数据段的比特数量可规定为 64。第一以太网帧流和第二以太网帧流所包含的数据段的数量均为正整数。

可选地， S102中，可以通过数据分段模块对第一以太网帧流和第二以太网帧流进行数据段的划分。该数据分段模块可为逻辑电路。

S103 : 分别向 X个加扰电路分发 X个输入数据，所述 X个加扰电路与所述 X个输入数据——对应；分别向 Y个加扰电路分发 Y个输入数据，所述 Y 个加扰电路与所述 Y个输入数据——对应。

加扰电路与数据段——对应。每个加扰电路可包括三个计算电路。向每个加扰电路发送的所述输入数据可以与加扰电路所对应的数据段所属的以太网帧流以及数据段在该以太网帧流中的位置有关。

可选的， S 103 可以通过分发单元向每个加扰电路输入对应的输入数据。该分发单元可为逻辑电路。

S104: 所述 X个加扰电路分别利用所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路——对应，所述 X个加扰电路的每个加扰电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果；所述 Y个加扰电路分别利用所述 Y个输入数据并根据所述加扰多项式并行地计算所述 Y个数据段的加扰结果，所述 Y 个数据段与所述 Y个加 4尤电路——对应，所述 Y个加 4尤电路的每个加 4尤电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果。

每个加扰电路釆用相同的加扰多项式计算对应的数据段的加扰结果。本发明实施例对加扰电路所釆用的加扰多项式不进行限制。

每个加扰电路输出的加扰结果中的比特的数量为 M, 即为该加扰电路对应的数据段的每个比特的加扰结果。每个加扰电路输出的加扰结果是 M比特的二进制序列。

每个加扰电路可并行地计算该加扰电路对应的数据段的加扰结果，因此在一个时钟周期内可以得到每个数据段的加扰结果，也即得到第一以太网帧流的加扰结果和第二以太网帧流的加扰结果。

可选地，接收所述以太网帧流时所述第一以太网帧流的接收速率除以接收所述以太网帧流时所述第二以太网帧流的接收速率等于 X除以 Y。

为了更清楚地进行说明，下面做如下约定：

所述 X个数据段包括第 1数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1 数据段至所述第 X数据段，所述 Υ个数据段包括第 X+1数据段至第 Χ+Υ数据段，所述 Υ个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 Χ+Υ数据段。

第 a数据段为所述 X个数据段中的任意一个数据段，第 a数据段对应的加扰电路为第 a加扰电路（即 a的取值为 1至 X中的所有整数），第 a加扰电路包括第一计算电路、第二计算电路和第三计算电路。同理，第 b数据段为所述 Y个数据段中的任意一个数据段（即 b的取值为 1至 Y中的所有整数 ), 第 b数据段对应的加扰电路为第 b加扰电路，第 b加扰电路包括第四计算电路、第五计算电路和第六计算电路。

下面按照上述约定，以向第 a加扰电路分发第 a输入数据为例，以及以向第 b加扰电路分发第 b输入数据为例，对 S 103和 S104的优选实现方式进行描述。

在 S103中，向第 a加扰电路分发第 a输入数据可包括：

分别向第一计算电路和第二计算电路分发第一数据和第二数据，所述第 a 输入数据包括所述第一数据和所述第二数据，所述第 a加扰电路包括所述第一计算电路、所述第二计算电路以及第三计算电路，所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N比特， N为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期。

在 S104中，所述第 a加扰电路利用所述第 a输入数据并根据所述加扰多项式并行地计算所述第 a数据段的加扰结果，其具体实现过程可包括：所述第一计算电路对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；所述第二计算电路对所述第二数据中的所述第 _a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；所述第三计算电路对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。

同理，在 S103中，向第 X+b加扰电路分发第 X+b输入数据可包括：分别向第四计算电路和第五计算电路分发第三数据和第四数据，所述第 X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路包括所述第四计算电路、所述第五计算电路以及第六计算电路，所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特。

在 S104中，所述第 X+b加扰电路利用所述第 X+b输入数据并根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果，其具体实现过程可包括：

所述第四计算电路对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b 数据段的每个比特的第一结果；所述第五计算电路对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b 数据段的每个比特的第二结果；所述第六计算电路对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。

其中，所述第三数据包含的比特的数量是（X+b ) Μ, 所述第三数据的高 b X M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1数据段至所述第 X+b数据段。

上述流程的 S103中，向每个加扰电路发送的所述输入数据的比特数量与加扰电路所对应的数据段所属的以太网帧流以及数据段在该以太网帧流中的位置有关。下面给出一种向每个加扰电路分发输入数据的优选实现方式。

在该优选方式中，所述 X个数据段分别对应 X片信息，所述 Y个数据段分别对应 Y片信息。所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Y个数据段中每个数据段在所述第二以太网帧流中的位置。

所述向第一计算电路分发第一数据的过程可包括：根据所述 X片信息的指示从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；向所述第一计算电路分发所述第一以太网帧流。

所述向第四计算电路分发第三数据的过程可包括：根据所述 Y片信息的指示从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Y个数据段；向所述第四计算电路分发所述第二以太网帧流。

可选地，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段。相应的，该流程还可包括：根据所述第 X信息的指示，存储所述第一时钟周期的所述第一以太网帧流的加扰结果。

通过以上描述可以看出，在灵活以太网的场景中，可能需要对接收器的以太网接口接收到的以太网帧流的数量以及每个以太网帧流的位宽进行调整。本发明实施例中， X个加扰器可以分别计算 X个数据段的加扰结果， Y 个加扰器可以分别计算 Y个数据段的加扰结果，并且 X个数据段中任意一个数据段包含的比特的数量等于 Y个数据段中任意一个数据段包含的比特的数量（都是 M )。因此，如果调整后的每个以太网帧流的位宽是 M的整数倍，并且所述以太网帧流的位宽小于等于（X+Y ) M, 则可以通过对所述 X个加扰器以及所述 Y个加扰器进行重新配置以对调整后的每个以太网帧流进行力口扰。

为了便于理解上述实施例，下面以一种灵活带宽以太网架构为例描述上述实施例的具体实现过程。

在该灵活带宽以太网中，以一定速率 U的子 MAC流为基本单位，在固定的接口总带宽 T下进行灵活分组，产生 n ( l n N, N=T/U)倍 U速率的多子 MAC流组合。加扰过程需要对任意数量和带宽的子 MAC流组合统一进行并行化处理。

下面首先以下述加扰多项式为例，说明本发明实施例的并行加扰原理： s(x) = l + x³⁹ +x⁵⁸

假设并行加扰数据有 n比特，根据公式推导可以得到从比特 0到比特 (n-1) 的加扰结果，推导过程如下：

So ⁼b₀ ^A S₃₈ + S₅₇

i ^A S₃₁ + S₅₆

^62 = b₆₂ ^Λ (b₂₃ ^Λ 5₅ ^A S₃₄)^A (b₄ ^Λ 5*34 ^A 5^)

^63 = ¾3 ^A (b₂₄ ^A S_u ^A S₃₃)^A (b₅ ^{A A} » ₅₂)

S = XOR{b_s0 , b_sl , b_s2, · · -b_sn XOR(S_s0 , S_sl ,S_s2 - -S_s57 )

其中：

是第 n 个比特的加扰结果，是 ( ( k _s Y2 b 和 XOR{S_s0 , S_sl ,S_s2--- S_s57 )的异或结果；

(¾), ,^₂，'''^)是当前时刻的输入比特，可能包含 1 到 (n+1 )个相关比特，《^¾。, ,^₂，''' „)表示当前时刻相关输入数据的异或结果；

(&。 ,&₁₅&₂… ₅₇)是 58位的移位寄存器的比特值，即前一时刻加扰结果的末 58位比特，可能包含 1到 58个相关比特， ORCS^^H )表示 58位的移位寄存器当前相关比特值的异或结果。

以下为描述方便，将上述 DR ^A ^…^)表示为 C /c— 将上述；ORCS^& &f^?)表示为 — srg, 即， C /c— i 是与加扰结果有关的所有输入比特的异或计算公式， Cak _ srg与加扰结果有关的所有移位寄存器数值的异或计算公式。

由上述推导的公式可知并行化的每比特加扰结果由分别计算的 Calc _ dat和 Calc _ srg结果进行异或得到。

图 2示出了本发明实施例提供的加扰架构。图 3示出了基于该架构的一种加扰电路的结构。

参见图 2、图 3, —个时钟周期内接收器接收到的数据总带宽为 UnitxN 比特，其中 Unit为每个数据段的比特数量， N为数据段的数量（N个数据段在图中表示为 SegO, Segl, …， Seg(N-l) ), 一个时钟周期内接收到的子 MAC 流可以有多个，每个子 MAC流包含的数据段的数量可以相同也可以不同。数据分段模块将一个时钟周期输入的子 MAC流划分为 N个数据段。

加扰电路与数据段——对应。其中，每个加扰电路可包括一个 z/c— i 电路（对应于前述的第一计算电路或第四计算电路，图中表示为 Oz/c— Calc datl , Calc _dai N-\) ), 一个 Ga/c— srg电路（对应于前述的第二或第五计算电路，图中表示为 C¾/c— srgO, Calc srgl , ..., Calc _srg2 ) 和一个 XOR电路（对应于前述的第三计算电路或第六计算电路，图中表示为 XOR0, XOR1, XOR(N-l) )„

每个数据段对应的 Cede— dat电路根据上述并行加扰原理的推导公式以及分发单元输出到该 Oz/c— i 电路的数据进行运算，并输出运算结果；每个数据段对应的 Calc— srg电路根据上述并行加扰原理的推导公式以及分发单元输出到该 C /c— srg电路的数据进行运算，并输出运算结果。每个数据段对应的 XOR 电路将本数据段对应的 Calc— dat电路和 Calc— srg电路的输出结果进行异或运算，并输出运算结果。这样，各数据段对应的 XOR电路所输出的数据构成了加扰后的并行数据。

移位寄存器组中包含 M ( M N, N为数据段的数量）个移位寄存器，移位寄存器数量由实际子 MAC流个数决定，即，移位寄存器的数量与划分得到的子 MAC流数量相同。根据 MAC分发模块的子 MAC流分发情况，为每路子 MAC流分配一个 58比特的移位寄存器。

上述 z/c— 电路、 — srg电路、 XOR电路，可由逻辑电路实现，比如异或逻辑电路；数据分段模块和分发单元，可由逻辑电路实现；移位寄存器更新模块也可由逻辑电路实现。

下面结合图 3 ,描述本发明实施例提供的灵活带宽以太网加扰过程。该流程可包括：

在 S101〜S102中，数据分段模块按照 Unit个比特的粒度，对一个时钟周期内输入的子 MAC流进行分段，并为各数据段设置片信息。

其中，数据分段模块可按照 Unit个比特的粒度，对 PCS子层中的编码模块编码后输出的固定带宽数据进行分段，并结合 PCS子层中的子 MAC流分发模块的子 MAC流分发结果，为各数据段设置片信息。

子 MAC流包含的数据段数量由分组配置信息决定。该分组配置信息可以是该数据分段模块中初始配置的，也可以是由软件生成并更新到该数据分段模块中的。

所述片信息用于标识数据段的特性，比如它属于哪路子 MAC流，属于子 MAC流中的哪个数据段，以及是否是子 MAC流的最后一个数据段。具体的，所述片信息可以包括以下内容：

Stream no标识：用来标识数据段所属的子 MAC流；

Scramble no标识：用来标识数据段在所属子 MAC流中的所属的数据段，即，属于所属子 MAC流的哪个数据段；

Flag标识：用来标识数据段是否是所属子 MAC流的最后一个数据段。比如，假定最大子 MAC流数量为 16, 最大数据段数量为 16, 则可设置片信息为 9比特。其中，如表 1所示，比特 0作为 Flag标识，用来标识数据段是否是该数据段所属子 MAC流的最后一个数据段，比特 1-4作为 Stream no 标识，用来标识数据段属于子 MAC流 0〜15中的哪路子 MAC流，比特 5-8 作为 Scramble no标识，用来标识数据段在所属子 MAC流中属于 0〜15数据段中的哪个数据段。根据段标识信息，可以获知一个时钟周期接收到几路子 MAC 流，以及各路子 MAC流的起止边界。

表 1、灵活带宽以太网并行数据的段标识信息

表 1中， Stream no=0010, 表示数据段属于子 MAC流 2 (子 MAC流从 0 开始编号）； Scramble no =0010, 表示数据段属于子 MAC流 2的第三个数据段 (数据段从 0开始编号）； Flag=l，表示数据段是子 MAC流 2的最后一个数据段。

在 S103中，分发单元根据各数据段的片信息，为各数据段对应的加扰电路分配输入数据。根据上述原理，针对每个数据段，分发单元可执行以下操作：

步骤 a:从一个时钟周期接收到的子 MAC流中选取从起始位置（低比特 ) 到当前段位置的所有输入数据，作为选择分配的来源；

步骤 b: 根据片信息中的 scramble no标识，从步骤 a选取出的来源数据中，按照从高比特到低比特的顺序选取有效数据，所选取的有效数据的宽度为当前数据段所属的子 MAC 流中的第一个数据段的起始比特到当前段的结束比特；

步骤 c: 通过将步骤 b中选取出的有效数据作为低比特位置数据，并用 0 对高比特位置数据进行填充，生成带宽与步骤 a 中选取出的来源数据带宽相同的数据，将生成的数据输出到当前数据段对应的加扰电路的 Cak— dat电路。

比如，当前数据段为并行数据的第 6段（从低比特数据开始，数据段标号从 1起始），为子 MAC流 2的数据段 2 (子 MAC流中的数据段标号从 0 起始），该数据段对应的加扰电路为加扰电路 6,加扰电路 6中的 Calc— dat电路为 Cak— ht6。此种场景下，在步骤 a中，分发单元从起始位置 0比特开始选取 6个数据段（宽度为 Unit*6 )作为来源数据；该当前数据段为子 MAC 流 2的数据段 2 , 说明该数据段的加扰结果仅与子 MAC流 2的数据段 0、数据段 1和数据段 2相关，即与第 4、第 5和第 6数据段相关，因此在步骤 b中，分发单元从步骤 a选取出的来源数据中，按照从高比特到低比特的顺序，选取 Unit*3宽度的数据作为有效数据；在步骤 c中，分发单元将宽度为 Unit*6 的数据输出到 Oz/c— 其中，该输出数据从 0比特开始到第（Unit*3-1 ) 比特，为步骤 b 中选取出的有效数据（该有效数据按照相同的高低比特位置作为输出结果的低比特数据段），其余的高比特位置由 0填充。

图 4示出了分发单元为各 Oz/c— 电路选取的来源数据的示意图。可以看出，分发单元为数据段 0 (第一个数据段 )对应的 Cede _ dat 选择数据段 0 作为来源数据 (宽度为 Unit*l ), 为数据段 1对应的 Calc— datl选择数据段 0 和数据段 1作为来源数据（宽度为 Unit*2 ), 为数据段 2对应的 Calc— dat2 i 择数据段 0、数据段 1和数据段 2作为来源数据 (宽度为 Unit*3 ), 以此类推，为数据段 N对应的 C /c— cfaW选择分配数据段 0至数据段 N作为来源数据（宽度为 Unit*N )。

针对每个数据段，分发单元根据当前数据段的片信息中的 Scramble no标识确定出该当前数据段所属的子 MAC流，将该子 MAC流对应的 58比特移位寄存器的数值作为该当前数据段对应的 Calc— ^^电路的输入数据分配给该当前数据段对应的 Calc— srg电路。分发单元也可以将当前数据段的片信息中的 Scramble no标识发送给对应的 Calc— srg电路， λ尺而使 Cede— srg电路根据该 Scramble no标识，从移位寄存器组中获得对应的移位寄存器的值。

图 5 为分发单元为加扰电路分配输入数据的示意图，如图所示，并行数据被数据分段模块划分为 8个数据段 (数据段 0〜数据段 7 ), 子 MAC流 2中包含 3个数据段（数据段 3〜5 ),分发单元为数据段 5对应的 Calc— dat电路分配的数据如图所示，其中，斜线填充部分为需要输出的计算结果。

在 S104中，每个加扰电路根据分配到的输入数据进行加扰处理，并输出加扰结果。该过程中，每个加扰电路中的 Oz/c— i 电路根据分发单元分配的输入数据进行运算得出所述输入数据的每个比特位的运算结果，由该数据段的 scramble no 标识，从运算结果中选择对应数据段的运算结果作为该 Calc dat电路的输出。 Calc— srg电路根据分发单元输出的 58比特进行计算，由该数据段的 Scramble no标识，从选择运算结果中选择相应宽度的数据作为该 C /c— srg电路的输出。两者的输出数据宽度均与段宽度相同，并均输出到 XOR电路。

每个 Calc— dat电路可按照以下方式进行处理：

从分发单元得到该 Calc _ dat电路的输入数据后，依据前述的并行加扰原理，计算该输入数据范围内的所有比特的运算结果。比如：

对于 b_Q , Calc dat电路对该比特位的运算结果为 b₀；

对于 t , Calc dat电路对该比特位的运算结果为 i；对于 b₆₂ , Calc dat电路对该比特位的运算结果为 b₆₂ b₂₃ b₄■ 对于 ₃ , Calc— dat电路对该比特位的运算结果为 b₆₃ ^A b₂₄ b₅■ 上述的计算结果宽度与输入数据宽度相同，但考虑到其中只有本电路对应数据段的计算结果才有意义，因此仅输出该 Oz/c— i 电路对应数据段的计算结果。具体实施时，可由分发单元将各 Oz/c— 电路所属的 scramble no 发送给 C"/c— cto电路，这样， C"/c— cto电路在输出运算结果时，就可以根据该数据段的标识仅输出该数据段的运算结果。

每个 Calc— srg电路可按照以下方式进行处理：

从分发单元得到 Scramble no标识后，从移位寄存器组中获得该 Scramble no标识对应的移位寄存器的 58比特寄存器值，然后依据前述的并行加扰原理进行运算 (若 Calc— sr_g电路从分发单元直接获得移位寄存器值，则省略前述步骤）。比如：

对于 b_Q, — srg电路输出的结果为移位寄存器的第 39比特数值；对于， — srg电路输出的结果为移位寄存器的第 38比特数值；对于 ₂ , C /c— ^^电路输出的结果为移位寄存器的以下比特值的异或结果： 5*₁₅ ^Λ 5^ ^Λ 5*34 ^Λ 5^；

对于 ₃ , C /c— ^^电路输出的结果为移位寄存器的以下比特值的异或结果：》S₁₄ ^{A A} ^33 ^A ^52；

Calc srg电路的运算结果的数据宽度与 Oz/c— 电路的运算结果的数据宽度相同，图 6示出了分发单元为各 C /c— srg电路分配输入数据，以及各 C /c— srg电路的运算结果的数据宽度的示意图。可以看出， C /c— srgO运算结果的数据宽度为 Unit*l, Calc srgl 运算结果的数据宽度为 Unit*2, Calc srgO运算结果的数据宽度为 Unit*3, 以此类推， C¾/c— srg(N-l)运算结果的数据宽度为 Unit*N。同 Gfc 电路，虽然上述的运算结果的数据宽度与 Calc— dat电路的输入数据宽度相同，但考虑到其中只有本电路对应数据段的运算结果才有意义，因此 C /c— srg电路在输出运算结果时，可以根据该数据段的 Scramble no仅输出该数据段的运算结果，即， C /c— srg电路输出结果的宽度为一个数据段的宽度。

Calc— dat电路和各 C /c— 电路的处理过程可并行进行。各 XOR 电路将对应的 Calc _ dat电路和 Calc _ srg电路输出的运算结果进行异或运算，并输出运算结果。每个 XOR电路输出的运算结果即为该 XOR 电路对应的数据段的加扰后的数据，所有运算处理处理电路输出的运算结果即构成了一个时钟周期收到的子 MAC流的加扰后的结果。

进一步的，加扰电路除了输出加扰结果外，还需要更新 58比特移位寄存器的数值。由前述并行加扰的原理可知， 58 比特移位寄存器的数值来自上一时钟周期的加扰结果的末 58比特。根据该原理，针对每个数据段，移位寄存器更新模块根据当前数据段的片信息中的 Flag标识和 Stream no标识，确定出当前数据段所属的子 MAC流，并判断当前数据段是否是所属子 MAC流的最后一个数据段，若是，则用该当前数据段所属的子 MAC 流的加扰结果的末 58比特的值，更新该当前数据段所属子 MAC流对应的移位寄存器的数值。

图 7示出了更新移位寄存器值的示意图。如图中所示，每路子 MAC流包含 2个数据段，对于每路子 MAC流，子 MAC流中的第二个数据段对应的 XOR电路输出的末 58比特，用来更新该子 MAC流对应的移位寄存器值。

Calc srg电路和 Cede— dat电路的计算过程的并行处理，使得本发明实施例的并行加扰计算过程能够达到较高的运行速度，满足逻辑设计的时序要求。

通过以上描述可以看出，本发明实施例提供的加扰方案，将并行数据分段，配合段标识信息实现数据段的灵活分组和单独加扰处理。该方案有效解决了灵活带宽以太网的接口带宽和数量多样性对多个不同并行宽度加扰器的处理要求。

综上所述，釆用本发明实施例，可以解决灵活分组的多个加扰器并行化的大数据量计算问题。传统方式需要针对不同规格加扰器设计多个并行化方案，加上分组的灵活性造成逻辑资源的大量占用，而釆用本发明实施例，可以有效降低资源的占用且能满足时序的要求。

本发明实施例还提供了一种加扰装置。参见图 8 , 为本发明实施例提供的加扰装置的结构示意图。所述加扰装置可以用于执行图 1 所示的方法。所述加扰装置可以是网絡装置的接收器。所述接收器可以包括以太网接口。所述接收器可以通过 ASIC或者 FPGA实现。所述网絡装置可以是路由器、网絡交换机、防火墙、负载均衡器、数据中心、 PTN装置或者 WDM装置。如图所示，该加扰装置可包括：

接收单元 801 , 用于接收第一时钟周期的以太网帧流；

第一获得单元 802,用于从接收单元 801接收的所述第一时钟周期的以太网帧流中获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1的整数， X为正整数；

第二获得单元 803 ,用于从接收单元 801接收的所述第一时钟周期的以太网帧流中获得 Y个数据段，所述 Y个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Y个数据段中每个数据段的比特数量为 M, Y为正整数；

第一分发单元 804, 用于分别向 X个加扰电路 806分发 X个输入数据，所述 X个加扰电路 806与所述 X个输入数据——对应；

第二分发单元 805 , 用于分别向 Y个加扰电路 806分发 Y个输入数据，所述 Y个加 4尤电路 806与所述 Y个输入数据——对应；

所述 X个加扰电路 806, 用于分别利用第一分发单元 804分发的所述 X 个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路 806——对应，所述 X个加扰电路 806的每个加扰电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果；所述 Y个加扰电路 806, 用于分别利用第二分发单元 805分发的所述 Y 个输入数据并根据所述加扰多项式并行地计算所述 Y个数据段的加扰结果，所述 Y个数据段与所述 Y个加扰电路 806——对应，所述 Y个加扰电路 806 的每个加扰电路被配置以并行地计算比特数量为 M 的二进制序列的加扰结果。所述 X个数据段包括第 1数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1 数据段至所述第 X数据段；

第一分发单元 804具体用于：向第 a加扰电路 806分发第 a输入数据， a 的取值为 1至 X中的所有整数；

所述第一分发单元 804具体用于：

分别向第一计算电路 8061和第二计算电路 8062分发第一数据和第二数据，所述第 a输入数据包括所述第一数据和所述第二数据，所述第 a加扰电路 806包括所述第一计算电路 8061、所述第二计算电路 8062以及第三计算电路 8063 (参见图 9A ), 所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N 比特， N 为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期；

所述 X个加扰电路 806包括所述第 a加扰电路，所述第 a加扰电路 806 用于利用所述第 a输入数据并根据所述加扰多项式并行地计算所述第 a数据段的加扰结果；

所述第 a加扰电路 806利用所述第 a输入数据根据所述加扰多项式并行地计算所述第 a数据段的加扰结果，包括：

所述第一计算电路 8061用于对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；

所述第二计算电路 8062用于对所述第二数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；

所述第三计算电路 8063用于对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。

所述 Y个数据段包括第 X+1数据段至第 X+Y数据段，所述 Y个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 X+Y数据段。

第二分发单元 85用于：向第 X+b加扰电路 806分发第 X+b输入数据， b 的取值为 1至 Y中的所有整数；

所述第二分发单元 85具体用于：

分别向第四计算电路 8064和第五计算电路 8065分发第三数据和第四数据，所述第 X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路 806包括所述第四计算电路 8064、所述第五计算电路 8065以及第六计算电路 8066 (参见图 9B ) , 所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特；

所述 Y个加扰电路 806包括所述第 X+b加扰电路，所述第 X+b加扰电路 806 用于利用所述第 X+b 输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果；

所述第四计算电路 8064用于对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第一结果；

所述第五计算电路 8065用于对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第二结果；

所述第六计算电路 8066用于对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。

其中，所述第三数据包含的比特的数量是（X+b ) Μ , 所述第三数据的高 b X M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1数据段至所述第 X+b数据段。

优选地，所述 Y个数据段分别对应 Y片信息；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Υ个数据段中每个数据段在所述第二以太网帧流中的位置。第二分发单元 805具体用于：根据所述 Υ片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Υ个数据段；向所述第四计算电路分发所述第二以太网帧流。

优选的，所述 X个数据段分别对应 X片信息；所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置。第一分发单元 804具体用于：根据所述 X片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；向所述第一计算电路分发所述第一以太网帧流。

可选的，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段。所述加扰装置还可包括：存储单元（未在图中示出），用于根据所述第 X信息存储所述第一时钟周期的所述第一以太网帧流的加扰结果。

本发明实施例还提供了一种加扰装置。所述加扰装置可以用于执行图 1 所示的方法。所述装置可以是以下装置中的一种：

ΡΗΥ, 所述 ΡΗΥ可以通过 FPGA或者 ASIC实现。所述 PHY可以是网絡接口卡（ Network Interface Card, NIC )中的部件，所述 NIC可以是线卡（ Line Card )或者 PIC ( Physical Interface Card, 物理接口卡）。所述 PHY可以包含用于连接到 ( for interfacing to ) MAC的 Media-Independent Interface (媒体无关接口， Mil );

系统芯片（ system chip ),所述系统芯片可以包括多个 MAC以及多个 PHY; 所述系统芯片可以通过 FPGA或者 ASIC实现；多端口以太网设备 ( multi-port Ethernet device ) , 所述多端口以太网设备可以是以太网集线器、以太网路由器或者以太网交换机。所述多端口以太网设备包括多个端口，每个端口可以包括系统芯片，所述系统芯片可以包括 MAC 和 PHY。所述多端口以太网设备还可以将多个 MAC整合到一个 MAC芯片 ( MAC chip ) , 以及将多个 ΡΗΥ整合到一个 ΡΗΥ芯片。所述多端口以太网设备也可以将多个 MAC以及多个 PHY整合到一个系统芯片中。

该装置能够执行本发明上述实施例提供的加扰方法。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和 /或方框图来描述的。应理解可由计算机程序指令实现流程图和 /或方框图中的每一流程和 /或方框、以及流程图和 /或方框图中的流程和 /或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和 /或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和 /或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和 /或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

权利要求

1、一种加扰方法，其特征在于，包括：

接收第一时钟周期的以太网帧流；

获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1 的整数， X为正整数；

获得 Y个数据段，所述 Y个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Y个数据段中每个数据段的比特数量为 M, Y为正整数；分别向 X个加扰电路分发 X个输入数据 ,所述 X个加扰电路与所述 X个输入数据——对应；

分别向 Y个加扰电路分发 Y个输入数据 ,所述 Y个加扰电路与所述 Y个输入数据——对应；

所述 X个加扰电路分别利用所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路—— 对应，所述 X个加扰电路的每个加扰电路被配置以并行地计算比特数量为 M 的二进制序列的加扰结果；

所述 Y个加扰电路分别利用所述 Y个输入数据并根据所述加扰多项式并行地计算所述 Y个数据段的加扰结果，所述 Y个数据段与所述 Y个加扰电路 ——对应，所述 Y个加扰电路的每个加扰电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果。
2、如权利要求 1所述的加扰方法，其特征在于，所述 X个数据段包括第 1数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1数据段至所述第 X数据段；所述分别向所述 X个加扰电路分发 X个输入数据，包括：向第 a加扰电路分发第 a输入数据， a的取值为 1至 X中的所有整数；其中，所述向第 a加扰电路分发第 a输入数据包括：

分别向第一计算电路和第二计算电路分发第一数据和第二数据，所述第 a输入数据包括所述第一数据和所述第二数据，所述第 a 加扰电路包括所述第一计算电路、所述第二计算电路以及第三计算电路，所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N 比特， N 为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期；

所述 X个加扰电路分别利用所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，包括：所述第 a加扰电路利用所述第 a输入数据根据所述加扰多项式并行地计算所述第 a数据段的加扰结果；

其中，所述第 a加扰电路利用所述第 a输入数据并根据所述加扰多项式并行地计算所述第 a数据段的加扰结果，包括：

所述第一计算电路对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；

所述第二计算电路对所述第二数据中的所述第 _a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；

所述第三计算电路对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。
3、如权利要求 1或 2所述的方法，其特征在于，所述 Y个数据段包括第 X+1数据段至第 X+Y数据段，所述 Y个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 X+Y数据段；所述分别向所述 Y个加扰电路分发 Y个输入数据，包括：向第 X+b加扰电路分发第 X+b输入数据， b的取值为 1至 Y中的所有整数；

其中，所述向第 X+b加扰电路分发第 X+b输入数据包括：

分别向第四计算电路和第五计算电路分发第三数据和第四数据，所述第 X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路包括所述第四计算电路、所述第五计算电路以及第六计算电路，所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特；

所述 Y个加扰电路分别利用所述 Y个输入数据并根据所述加扰多项式并行地计算所述 Y个数据段的加扰结果，包括：所述第 X+b加扰电路利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果；

其中，所述第 X+b加扰电路利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果，包括：

所述第四计算电路对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第一结果；

所述第五计算电路对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第二结果；

所述第六计算电路对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。
4、如权利要求 3所述的加扰方法，其特征在于，

所述第三数据包含的比特的数量是（X+b ) Μ , 所述第三数据的高 b x M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b 个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1数据段至所述第 X+b数据段。
5、如权利要求 3或 4所述的加扰方法，其特征在于，所述 Y个数据段分别对应 Y片信息；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Y个数据段中每个数据段在所述第二以太网帧流中的位置；

所述向第四计算电路分发第三数据具体包括：

才艮据所述 Y 片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Y个数据段；

向所述第四计算电路分发所述第二以太网帧流。
6、如权利要求 2-5中任一项所述的加扰方法，其特征在于，所述 X个数据段分别对应 X片信息；所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置；

所述向第一计算电路分发第一数据，包括：

才艮据所述 X 片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；

向所述第一计算电路分发所述第一以太网帧流。
7、如权利要求 6所述的加扰方法，其特征在于，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段；所述方法还包括：

根据所述第 X信息存储所述第一时钟周期的所述第一以太网帧流的加扰结果。
8、一种加扰装置，其特征在于，包括：

接收单元，用于接收第一时钟周期的以太网帧流；

第一获得单元，用于从所述接收单元接收的所述第一时钟周期的以太网帧流中获得 X个数据段，所述 X个数据段是所述第一时钟周期的第一以太网帧流的数据段，所述 X个数据段中每个数据段的比特数量为 M , M为大于 1 的整数， X为正整数；

第二获得单元，用于从所述接收单元接收的所述第一时钟周期的以太网帧流中获得 Y个数据段，所述 Y个数据段是所述第一时钟周期的第二以太网帧流的数据段，所述 Y个数据段中每个数据段的比特数量为 M, Y为正整数；第一分发单元，用于分别向 X个加扰电路分发 X个输入数据，所述 X个加扰电路与所述 X个输入数据——对应；

第二分发单元，用于分别向 Y个加扰电路分发 Y个输入数据，所述 Y个加扰电路与所述 Y个输入数据——对应；

所述 X个加扰电路，用于分别利用所述第一分发单元分发的所述 X个输入数据并根据加扰多项式并行地计算所述 X个数据段的加扰结果，所述 X个数据段与所述 X个加扰电路——对应，所述 X个加扰电路的每个加扰电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果；

所述 Y个加扰电路，用于分别利用所述第二分发单元分发的所述 Y个输入数据并根据所述加扰多项式并行地计算所述 γ个数据段的加扰结果，所述

Y个数据段与所述 Y个加 4尤电路——对应，所述 Y个加 4尤电路的每个加 4尤电路被配置以并行地计算比特数量为 M的二进制序列的加扰结果。
9、如权利要求 8所述的加扰装置，其特征在于，所述 X个数据段包括第 1数据段至第 X数据段，所述 X个数据段承载在所述第一时钟周期的第一以太网帧流中的位置的前后顺序依次为所述第 1数据段至所述第 X数据段；所述第一分发单元用于：向第 a加扰电路分发第 a输入数据， a的取值为 1至 X中的所有整数；

所述第一分发单元具体用于：

分别向第一计算电路和第二计算电路分发第一数据和第二数据，所述第 a 输入数据包括所述第一数据和所述第二数据，所述第 a加扰电路包括所述第一计算电路、所述第二计算电路以及第三计算电路，所述第一数据包括所述第 1数据段至第 a数据段，所述第二数据包括第二时钟周期的第一以太网帧流的加扰结果的最后 N比特， N为所述加扰多项式的阶数，所述第二时钟周期是所述第一时钟周期的上一个时钟周期；

所述 X个加扰电路包括所述第 a加扰电路，所述第 a加扰电路用于利用所述第 a输入数据根据所述加扰多项式并行地计算所述第 a数据段的加扰结果；

所述第一计算电路用于对所述第一数据中的所述第 a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第一结果；所述第二计算电路用于对所述第二数据中的所述第 _a数据段的每个比特的所有相关比特执行异或计算以获得所述第 a数据段的每个比特的第二结果；所述第三计算电路用于对所述第 a数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 a数据段的每个比特的加扰结果。
10、如权利要求 8或 9所述的加扰装置，其特征在于，所述 Y个数据段包括第 X+1数据段至第 X+Y数据段，所述 Y个数据段承载在所述第一时钟周期的第二以太网帧流中的位置的前后顺序依次为所述第 X+1数据段至所述第 X+Y数据段；

所述第二分发单元用于：向第 X+b加扰电路分发第 X+b输入数据， b的取值为 1至 Y中的所有整数；所述第二分发单元具体用于：

分别向第四计算电路和第五计算电路分发第三数据和第四数据，所述第

X+b输入数据包括所述第三数据和所述第四数据，所述第 X+b加扰电路包括所述第四计算电路、所述第五计算电路以及第六计算电路，所述第三数据包括所述第 X+1数据段至第 X+b数据段，所述第四数据包括所述第二时钟周期的第二以太网帧流的加扰结果的最后 N比特；

所述 Y个加扰电路包括所述第 X+b加扰电路，所述第 X+b加扰电路用于利用所述第 X+b输入数据根据所述加扰多项式并行地计算所述第 X+b数据段的加扰结果；

所述第四计算电路用于对所述第三数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第一结果；

所述第五计算电路用于对所述第四数据中的所述第 X+b数据段的每个比特的所有相关比特执行异或计算以获得所述第 X+b数据段的每个比特的第二结果；

所述第六计算电路用于对所述第 X+b数据段的每个比特的第一结果和第二结果执行异或计算以获得所述第 X+b数据段的每个比特的加扰结果。
11、如权利要求 10所述的加扰装置，其特征在于，

所述第三数据包含的比特的数量是（X+b ) Μ, 所述第三数据的高 b x M比特等于第一二进制序列，所述第一二进制序列包括 b个数据段，所述 b 个数据段在所述第一二进制序列的前后顺序依次为所述第 X+1数据段至所述第 X+b数据段。
12、如权利要求 10或 11所述的加扰装置，其特征在于，所述 Y个数据段分别对应 Y片信息；所述 Y片信息被用于指示所述 Y个数据段属于所述第二以太网帧流，以及被用于指示所述 Y个数据段中每个数据段在所述第二以太网帧流中的位置；

所述第二分发单元具体用于：

才艮据所述 Y片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第二以太网帧流，所述第二以太网帧流包括所述 Y个数据段；向所述第四计算电路分发所述第二以太网帧流。
13、如权利要求 9-12中任一项所述的加扰装置，其特征在于，所述 X个数据段分别对应 X片信息；所述 X片信息被用于指示所述 X个数据段属于所述第一以太网帧流，以及被用于指示所述 X个数据段中每个数据段在所述第一以太网帧流中的位置；

所述第一分发单元具体用于：

才艮据所述 X片信息从接收到的所述第一时钟周期的以太网帧流中获得所述第一以太网帧流，所述第一以太网帧流包括所述 X个数据段；向所述第一计算电路分发所述第一以太网帧流。
14、如权利要求 12所述的加扰装置，其特征在于，所述 X片信息中的第一信息至第 X信息分别对应所述第一数据段至第 X数据段，所述第 X信息还被用于指示所述第 X数据段是所述第一以太网帧流中的最后一个数据段；所述加扰装置还包括：

存储单元，用于根据所述第 X信息存储所述第一时钟周期的所述第一以太网帧流的加扰结果。