CN106713149A - 路由器的子卡和线卡板 - Google Patents

Abstract

本申请公开了一种路由器的子卡，该子卡包括多链路编码与复用单元与多链路解码与解复用单元，其中，多链路编码与复用单元用于接收M个第一速率以太数据流，并对所接收的第一速率以太数据流进行重新编码，在所述第一速率以太数据流中增加带内链路通道控制信息，将所述M个第一速率以太数据流转换为N路第二速率以太数据流，通过第二速率以太网链路将所述N路第二速率以太数据流输出至路由器的线卡板，N与M均为非零自然数；多链路解码与解复用单元用于进行反向的解码与解复用处理。本申请公开了一种路由器的线卡板。

Description

路由器的子卡和线卡板

技术领域

本申请涉及数据通信技术领域，尤其涉及一种路由器的子卡和线卡板。

背景技术

路由器是工作在开放系统互连协议模型的第三层，即网络层的分组交换设备，具有连接不同网络类型的能力，并能够选择数据传输路径的网络设备。路由器通常连接两个或多个网间互联协议(IP)子网或点到点协议标识的逻辑端口，拥有多个物理接口。路由器物理接口种类丰富，可以提供各种不同接口速率和不同业务特性的Ethernet(以太网)网络接口、SDH/SONET(Synchronous Digital Hierarchy/Synchronous OpticalNetwork，同步数字系列/同步光纤网)网络接口、ATM(Asynchronous Transfer Mode，异步传输模式)网络接口、OTN(Optical Transport Network，光传输网)网络接口等。

由于路由器的功能复杂、接口种类繁多，通常情况下，网络设备供应商为了降低路由器设备的物料成本和保护用户的投资，以及提高设备可靠性和配置灵活性，路由器的各功能单元采用物理分离的方式实现，即可以通过更换各功能单元提升整机的处理能力和接口规格，这就要求移走或插入路由器的各功能单元，路由器的其它部件构建的系统和应用不能受到影响，即路由器的各部件支持热插拔。

发明内容

本申请提供了一种路由器的子卡和线卡板，能够使路由器子卡对外灵活提供多种速率以太网接口。

本申请实施例提供的一种路由器的子卡，用于与路由器的线卡板插接，该子卡包括多链路编码与复用单元与多链路解码与解复用单元，

其中，多链路编码与复用单元用于接收M个第一速率以太数据流，并对所接收的第一速率以太数据流进行重新编码，在所述第一速率以太数据流中增加带内链路通道控制信息，将所述M个第一速率以太数据流转换为N路第二速率以太数据流，通过第二速率以太网链路将所述N路第二速率以太数据流输出至路由器的线卡板，其中N与M均为非零自然数；

多链路解码与解复用单元，用于接收来自路由器的线卡板的N路第二速率以太数据流，获取所述第二速率以太数据流中的带内链路通道控制信息；根据所述带内链路通道控制信息，将所述N路第二速率以太数据流恢复为M个第一速率以太数据流。

可选地，所述多链路编码与复用单元包括：M个以太网接收单元，M个先进先出单元，M个空闲码增删单元，M个扰码单元，M个1:2编码单元，2M个对齐标志和通道号插入单元和1个以太网PMA子层2M:N处理单元，

所述每一个以太网接收单元用于接收1路第一速率以太数据流，并对所述第一速率以太数据流进行以太网时钟数据恢复，同步获取和去扰码操作；

所述每一个先进先出单元用于接收并缓存位于第一速率时钟域的对应以太网接收单元输出的第一速率以太数据流，向第二速率时钟域输出接收的所述第一速率以太数据流；

所述每一个空闲码增删单元用于接收对应的先进先出单元输出的第一速率以太数据流，当第一速率时钟域和第二速率时钟域数据不同步时，在第一速率以太数据流中增加或删除空闲码，使得第一速率时钟域和第二速率时钟域数据同步；

所述每一个扰码单元用于接收对应的空闲码增删单元输出的第一速率以太数据流，对第一速率以太数据流在比特级上进行随机化处理；

所述每一个1:2编码单元用于接收对应的扰码单元输出的第一速率以太数据流，按照轮询方式，将所述第一速率以太数据流分成两个第三速率以太数据流并输出，输出的第三速率以太数据流速率为输入的第一速率以太数据流速率的一半；

每一个对齐标志和通道号插入单元用于接收1:2编码单元输出的第三速率以太数据流，间隔一段时间在接收的第三速率以太数据流中增加对齐标志和通道号，对齐标志作为链路同步信息，通道号用于识别链路；

以太网PMA子层2M:N处理单元用于接收所述2M个对齐标志和通道号插入单元输出的第三速率以太数据流，转换为N路第二速率以太数据流并输出；

所述多链路解码与解复用单元包括N个时钟数据恢复单元，1个以太网PMA子层2M:N单元，2M个链路同步获取与对齐单元，1个通道监控单元，1个链路重排序单元，2M个对齐标志去除单元，M个链路交织单元，M个去扰码单元，M个先进先出单元以及M个以太网发送单元；

所述每一个时钟恢复单元用于分别接收一个第二速率以太数据流，对所述第二速率以太数据流进行时钟数据恢复处理，输出处理后的第二速率以太数据流；

所述以太网PMA子层2M:N单元用于接收N个时钟数据恢复单元输出的N路第二速率以太数据流，转换为2M路第三速率以太数据流输出；

所述每一个链路同步获取与对齐单元用于分别接收1个第三速率以太数据流，从所述第三速率以太数据流中识别出对齐标志，根据所述对齐标志对再低速以太数据流进行对齐处理；

所述通道监控单元用于从2M个再低速以太数据流中检测出的通道号；

所述链路重排序单元用于接收2M个链路同步获取与对齐单元输出的第三速率以太数据流，根据通道监控单元检测出的通道号，将链路重新进行排序，并输出重排序后的2M个第三速率以太数据流；

所述每一个对齐标志去除单元用于分别接收链路重排序单元输出的1路第三速率以太数据流，去除所述第三速率以太数据流中的对齐标志和通道号；

所述每一个链路交织单元用于分别接收两个对应的对齐标志去除单元输出的第三速率以太数据流，将两路第三速率以太数据流合并为1路第一速率以太数据流并输出，所述输出的第一速率以太数据流的速率为输入第三速率以太数据流的2倍；

所述每一个去扰码单元用于接收对应的链路交织单元输出的第一速率以太数据流，对所述第一速率以太数据流进行去随机化处理；

所述每一个先进先出单元用于接收并缓存位于第二速率时钟域的对应的去扰码单元输出的第一速率以太数据流，向第一速率时钟域输出所述第一速率以太数据流；

所述每一个以太网发送单元用于接收对应的先进先出单元输出的第一速率以太数据流，完成第一速率以太网空闲码的增加或删除以及扰码处理后，在第一速率以太链路上发送所述第一速率以太数据流。

可选地，所述多链路编码与复用单元进一步包括本地错误和空闲码生成单元，用于当接收到的第一速率以太数据流链路中断时，在空闲码增删单元输出的第一速率以太数据流中增加空闲码，或者接收到的第一速率以太数据流的数据帧错误时，在空闲码增删单元输出的第一速率以太数据流中增加错误码。

可选地，所述多链路编码与复用单元和多链路解码与解复用单元分别为一个独立的芯片或集成在同一个芯片上。

可选地，所述多链路编码与复用单元和多链路解码与解复用单元集成在子卡的光模块上；光模块通过直接连接电缆或者有源光缆实现1拖M提供M个第一速率物理接口。

可选地，所述第二速率以太数据流的速率为25Gb/s，第一速率以太数据流的速率为10Gb/s。

本申请实施例还提供了一种路由器的线卡板，用于与路由器的子卡插接，该线卡板包括多链路编码与复用单元与多链路解码与解复用单元，

其中，多链路编码与复用单元用于接收M个第一速率以太数据流，并对所接收的第一速率以太数据流进行重新编码；在所述第一速率以太数据流中增加带内链路通道控制信息，将所述M个第一速率以太数据流转换为N路第二速率以太数据流，通过第二速率以太网链路将所述N路第二速率以太数据流输出至路由器的子卡，其中N与M均为非零自然数；

多链路解码与解复用单元，用于接收来自路由器的子卡的N路第二速率以太数据流，获取所述第二速率以太数据流中的带内链路通道控制信息；根据所述带内链路通道控制信息，将所述N路第二速率以太数据流恢复为M个第一速率以太数据流。

可选地，所述多链路编码与复用单元包括：M个以太网接收单元，M个先进先出单元，M个空闲码增删单元，M个扰码单元，M个1:2编码单元，2M个对齐标志和通道号插入单元和1个以太网PMA子层2M:N处理单元，

所述每一个以太网接收单元用于接收1路第一速率以太数据流，并对所述第一速率以太数据流进行以太网时钟数据恢复，同步获取和去扰码操作；

所述每一个先进先出单元用于接收并缓存位于第一速率时钟域的对应以太网接收单元输出的第一速率以太数据流，向第二速率时钟域输出接收的所述第一速率以太数据流；

所述每一个空闲码增删单元用于接收对应的先进先出单元输出的第一速率以太数据流，当第一速率时钟域和第二速率时钟域数据不同步时，在第一速率以太数据流中增加或删除空闲码，使得第一速率时钟域和第二速率时钟域数据同步；

所述每一个扰码单元用于接收对应的空闲码增删单元输出的第一速率以太数据流，对第一速率以太数据流在比特级上进行随机化处理；

所述每一个1:2编码单元用于接收对应的扰码单元输出的第一速率以太数据流，按照轮询方式，将所述第一速率以太数据流分成两个第三速率以太数据流并输出，输出的第三速率以太数据流速率为输入的第一速率以太数据流速度的一半；

每一个对齐标志和通道号插入单元用于接收1:2编码单元输出的第三速率以太数据流，间隔一段时间在接收的第三速率以太数据流中增加对齐标志和通道号，对齐标志作为链路同步信息，通道号用于识别链路；

以太网PMA子层2M:N处理单元用于接收所述2M个对齐标志和通道号插入单元输出的第三速率以太数据流，转换为N路第二速率以太数据流并输出；

所述多链路解码与解复用单元包括N个时钟数据恢复单元，1个以太网PMA子层2M:N单元，2M个链路同步获取与对齐单元，1个通道监控单元，1个链路重排序单元，2M个对齐标志去除单元，M个链路交织单元，M个去扰码单元，M个先进先出单元以及M个以太网发送单元；

所述每一个时钟恢复单元用于分别接收一个第二速率以太数据流，对所述第二速率以太数据流进行时钟数据恢复处理，输出处理后的第二速率以太数据流；

所述以太网PMA子层2M:N单元用于接收N个时钟数据恢复单元输出的N路第二速率以太数据流，转换为2M路第三速率以太数据流输出；

所述每一个链路同步获取与对齐单元用于分别接收1个第三速率以太数据流，从所述第三速率以太数据流中识别出对齐标志，根据所述对齐标志对第三速率以太数据流进行对齐处理；

所述通道监控单元用于从2M个第三速率以太数据流中检测出的通道号；

所述链路重排序单元用于接收2M个链路同步获取与对齐单元输出的第三速率以太数据流，根据通道监控单元检测出的通道号，将链路重新进行排序，并输出重排序后的2M个第三速率以太数据流；

所述每一个对齐标志去除单元用于分别接收链路重排序单元输出的1路第三速率以太数据流，去除所述第三速率以太数据流中的对齐标志和通道号；

所述每一个链路交织单元用于分别接收两个对应的对齐标志去除单元输出的第三速率以太数据流，将两路第三速率以太数据流合并为1路第一速率以太数据流并输出，所述输出的第一速率以太数据流的速率为输入第三速率以太数据流的2倍；

所述每一个去扰码单元用于接收对应的链路交织单元输出的第一速率以太数据流，对所述第一速率以太数据流进行去随机化处理；

所述每一个先进先出单元用于接收并缓存位于第二速率时钟域的对应的去扰码单元输出的第一速率以太数据流，向第一速率时钟域输出所述第一速率以太数据流；

所述每一个以太网发送单元用于接收对应的先进先出单元输出的第一速率以太数据流，完成第一速率以太网空闲码的增加或删除以及扰码处理后，在第一速率以太链路上发送所述第一速率以太数据流。

可选地，所述多链路编码与复用单元进一步包括本地错误和空闲码生成单元，用于当接收到的第一速率以太数据流链路中断时，在空闲码增删单元输出的第一速率以太数据流中增加空闲码；或者接收到的第一速率以太数据流的数据帧错误时，在空闲码增删单元输出的第一速率以太数据流中增加错误码。

可选地，所述多链路编码与复用单元和多链路解码与解复用单元分别为一个独立的芯片或集成在同一个芯片上。

可选地，所述多链路编码与复用单元和多链路解码与解复用单元与MAC控制器集成在同一个集成电路芯片上。

可选地，所述第二速率以太数据流的速率为25Gb/s，第一速率以太数据流的速率为10Gb/s。

从以上技术方案可以看出，在发送侧，将M个第一速率以太数据流进行重新编码；在第一速率以太数据流中增加带内链路通道控制信息；将所述第一速率以太数据流转换为N路第二速率以太数据流，在第二速率以太网链路上进行传输；在接收侧，接收N路第二速率以太数据流，获取第二速率以太数据流中的带内链路通道控制信息；根据所述带内链路通道控制信息，将所述第二速率以太数据流恢复为M个第一速率以太数据流，其中N小于M。通过该方案，使得多个第一速率的以太网帧能够在第二速率的以太网链路上传输，相当于在第二速率的以太网链路上虚拟出多个第一速率的以太网链路，即在子卡与线卡板之间的第二速率以太网物理层实现子卡对外连接的第一速率以太网链路的通道化数据传输，从而使路由器子卡能够对外灵活提供多种速率以太网接口。

附图说明

图1为一个实施例中的分布式架构路由器的示例性结构示意图；

图2为一个实施例中的线卡板处理单元与子卡单元连接关系示意图；

图3为另一个实施例中的线卡板处理单元与子卡单元连接关系示意图；

图4为一个实施例提供的多个第一速率以太网链路数据的处理流程示意图；

图5为一个实施例提供的多链路编码的实现方式示意图；

图6为一个实施例提供的10G以太网多链路编码与复用单元的实现示意图；

图7为一个实施例提供的10G以太网多链路解码与解复用单元的实现示意图；

图8为一个实施例提供的路由器线卡板与子卡单元的实现示意图；

图9为另一个实施例提供的路由器线卡板与子卡单元的实现示意图；

图10为又一个实施例提供的路由器线卡板与子卡单元的实现示意图。

具体实施方式

为使本申请技术方案的技术原理、特点以及技术效果更加清楚，以下结合具体实施例对本申请技术方案进行详细阐述。

请参见图1，一种分布式架构路由器包括如下主要组成部件：路由处理与控制单元101，交换网单元102，至少两个线卡板处理单元103(也称作线卡板)，以及至少两个子卡单元104(也称作子卡)。

路由器处理与控制单元101实现路由器的控制、管理、路由计算、协议报文处理等；交换网单元102实现路由器不同线卡板处理单元之间的报文交换处理；线卡板处理单元103实现网络报文识别、缓存、下一跳查表、重新封装、报文统计、隧道/QoS/组播/加解密/深度检测等业务处理等；子卡单元104实现不同物理接口到线卡板处理单元的适配，通过更换子卡单元104可以为路由器灵活的变更不同的物理接口。这种架构最大优势在于，通过增加或替换子卡单元来适应网络应用需求的改变，在保护原有投资的情况下实现新的功能。

以太网技术由于具有成本低、通信速率和带宽高、兼容性好、软硬件资源丰富和强大的持续发展潜力等诸多优点，基于以太网的网络接口在路由器设备中占有越来越重要的地位，尤其10GE、40GE和100GE以太网接口在核心路由器设备中得到广泛的应用。

请参见图2，当线卡板处理单元与子卡单元之间提供N*10G速率差分总线时,总线类型可以分别为1*10G的XFI/SFI/KR、4*10G的XLAUI/XLPPI/KR4、10*10G的CAUI/CPPI，通过子卡单元物理层芯片，可以对外提供10GE接口、40GE接口和100GE接口。但是，当线卡板处理单元与子卡单元之间提供N*25G速率差分总线时(总线类型为4*25G的CAUI-4/CPPI-4)，子卡单元对外仅能提供100GE接口，而不能提供10GE和40GE接口。

其中，XFI表示表示10G以太网串行链路接口(10G Serial Electrical Interface)，SFI表示SFP+接口的10G以太网串行链路接口(SFP+high speed serial electricalinterface)，KR表示10G背板以太网总线(10GBASE-KR)。XLAUI表示40G以太网的附属单元接口(40Gb/s Attachment Unit Interface)，XLPPI表示40G的平行物理接口(nPPI，Parallel Physical Interface)，提供4对10G的差分收发信号，满足40GBASE-SR4(40GBASE-R PCS/PMA over 4lane multimode fiber PMD,withshort reach)、40GBASE-LR4(40GBASE-R PCS/PMA over 4WDM lane single modefiber PMD,with long reach)和40GBASE-ER4(40GBASE-R PCS/PMA over 4 WDMlane single mode fiber PMD,with extended reach)的应用，KR4表示40G背板以太网总线(40GBASE-KR4)。nPPI表示一种可选的的以太网物理介质连接(PMA)子层与物理介质相关(PMD)子层之间的接口，它允许光模块无须提供时钟和数据恢复电路。CAUI表示100G以太网的附属单元接口(100Gb/s Attachment UnitInterface)，CPPI表示100G的nPPI(100Gb/s Parallel Physical Interface)，提供10对10G的差分收发信号，满足100GBASE-SR10(100GBASE-R PCS/PMA over 10lane multimode fiber PMD)的应用。CPPI-4表示100G的nPPI，提供4对25G的差分收发信号，满足100GBASE-SR4(100GBASE-R PCS/PMA over 4 lanemulti-mode fiber PMD,with short reach)、100GBASE-LR4(100GBASE-R PCS/PMAover 4 WDM lane single mode fiber PMD,with long reach)和100GBASE-ER4(100GBASE-R PCS/PMA over 4 WDM lane single mode fiber PMD,with extendedreach)的应用。CAUI表示由10个10G链路构成的100G以太网附属单元接口；CAUI-4表示由4个25G链路构成的100G以太网附属单元接口。

IEEE 802.3ba标准定义的100G以太网物理链路CAUI-4总线(差分链路速率为4*25Gb/s)只能满足100GE以太网PMA子层信号传输，不能实现10G和40G以太网PMA子层信号传输；因此，当路由器线卡板处理单元与子卡单元之间采用100G以太网物理链路CAUI-4时，子卡单元不能提供10G和40G以太网接口。

如图3所示，本申请实施例以线卡板处理单元和子卡单元总线采用1个CAUI-4(x4Lanes)或2个CAUI-4(x8Lanes)为例，通过在线卡板处理单元和子卡单元上增加相应的电路或功能模块，实现多个第一速率以太网链路在此总线上承载，子卡单元支持热插拔，更换不同的子卡单元可以提供10G、40G和100G以太网接口。

注：100G以太网实际速率为103.125Gb/s，本文中简化为100Gb/s；40G以太网实际速率为41.25Gb/s，本文中简化为40Gb/s；10G以太网实际速率为10.3125Gb/s，本文中简化为10Gb/s；25G链路实际速率为25.78125Gb/s，本文中简化为25Gb/s。

请参见图3，在线卡板处理单元103和子卡单元104的发送侧增加多链路编码与复用单元301，在接收侧增加多链路解码与解复用单元302，使得多个第一速率的以太网帧能够在第二速率的以太网链路上传输，相当于在第二速率的以太网链路上虚拟出多个第一速率的以太网链路，即在第二速率的以太网物理层实现第一速率以太网链路的通道化数据传输。

一个实施例提供的多个第一速率以太网链路数据的处理流程如图4所示，其中，发送侧的处理包括：

步骤401：将M个第一速率以太数据流进行重新编码；

步骤402：在所述第一速率以太数据流中增加带内链路通道控制信息；

步骤403：将所述第一速率以太数据流转换为N路第二速率以太数据流，在第二速率以太网链路上进行传输，其中N与M均为非零自然数。

接收侧的处理包括：

步骤404：接收N路第二速率以太数据流，获取第二速率以太数据流中的带内链路通道控制信息；

步骤405：根据所述带内链路通道控制信息，将所述第二速率以太数据流恢复为M个第一速率以太数据流。

在该处理流程中，输入为多个第一速率以太数据流，出口为恢复出来的多个第一速率以太数据流；多个第一速率以太数据流经过了第二速率以太网链路，保持不变。处理过程中，依次经过了以太网数据的重新编码和解码，保证了第二速率以太网链路两端的一致性；通道控制信息(如对齐标志、通道号等)则是为了满足接收侧数据的恢复和解码。

以下以M＝10、N＝4，即10个10G的第一速率以太数据流在4个25G的第二速率以太链路上传输为例，对本申请实施例方案进行具体说明。

请参考图6，在一个例子中，提供的10G以太网多链路编码与复用单元包含10个支路，分别用#0至#9表示，其中每一个支路包括：

10G以太网接收单元601：用于接收本支路对应的10G第一速率以太数据流，并对所述第一速率以太数据流进行完成10G以太网时钟数据恢复，同步获取和去扰码操作。

先进先出(FIFO)单元602：利用自身缓存功能实现第一速率时钟区域与第二速率时钟区域的转换，接收并缓存位于第一速率时钟域的对应以太网接收单元输出的第一速率以太数据流再向第二速率时钟域输出接收的所述第一速率以太数据流，即将左侧的10G时钟区域和右侧的100G时钟区域区分开。

空闲码增删单元604：接收对应的先进先出单元输出的第一速率以太数据流，当第一速率时钟域和第二速率时钟域数据不同步时，在第一速率以太数据流中增加或删除空闲(idle)码，使得第一速率时钟域和第二速率时钟域数据同步。

扰码单元605：用于接收对应的空闲码增删单元输出的第一速率以太数据流，在数字信号传送到链路之前,对数字信号在比特级上进行随机化处理,从而可以减少抖动和码间干扰，方便接收端的时钟提取。

1:2编码单元606：用于接收对应的扰码单元605输出的第一速率以太数据流，按照轮询方式，将所述第一速率以太数据流分成两个第三速率以太数据流并输出，输出的第三速率以太数据流速率为输入的第一速率以太数据流速率的一半，即5Gb/s；

对齐标志和通道号插入单元607：用于接收1:2编码单元606输出的第三速率以太数据流，间隔一段时间在接收的第三速率以太数据流中增加标志数字,所述标志数字是一串按照一定规则编码的数据(或码流)，其中包含了对齐标志(AlignmentMarker Values)，并嵌入了通道号，对齐标志作为链路同步信息，通道号用于识别链路，从而便于接收侧的纠偏和重排序。1个支路中含有2个对齐标志和通道号插入单元607。

此外，这10个支路共用一个本地错误和空闲码生成单元603，用于当接收到的第一速率以太数据流链路中断时，在空闲码增删单元604输出的第一速率以太数据流中增加空闲码，或者接收到的第一速率以太数据流的数据帧错误时，在空闲码增删单元604输出的第一速率以太数据流中增加错误码。

这10个支路输出的码流最终通过100G以太网PMA子层20：n单元608转换为4路25G码流输出到25G的第二速率以太链路。

请参考图5，图5为图6的1:2编码单元606、对齐标志和通道号插入单元607和100G以太网PMA子层20：n单元608编码实例，将10路10G第一速率以太码流编码为4个25G第二速率以太码流。

A1、B1、A2、B2表示第1路10G速率以太码流(C1、D1、C2、D2表示第2路10G速率以太码流，E1、F1、E2、F2表示第3路10G速率以太码流，以此类推)，将其分为2个5G速率的码流A1、A2和B1、B2。每5路5G速率码流编码为1路25G速率以太码流，为了在接收方向能够恢复出第一速率的以太码流，在每个25G速率的码流上增加控制信息。

请参见图7，一个实施例提供的10G以太网多链路解码与解复用单元包括：

4个时钟数据恢复单元701，用于分别接收一个25G第二速率以太数据流，对所述25G第二速率以太数据流进行时钟数据恢复处理(CDR，Clock and DataRecovery)，输出处理后的25G第二速率以太数据流；

1个100G以太网PMA子层20：n单元702，接收4个25G第二速率以太数据流，转换为20路5G第三速率以太数据流输出；

20个链路同步获取与对齐单元703，分别接收1个5G第三速率以太数据流，从所述第三速率以太数据流中，识别出前述对齐标志和通道号插入单元607插入的对齐标志，根据所述对齐标志对第三速率以太数据流进行对齐处理；

1个通道监控单元704，用于从20个5G第三速率以太数据流中检测出前述对齐标志和通道号插入单元607插入的通道号；目的是为了便于下一步的链路重新排序；

1个链路重排序单元705，接收20个链路同步获取与对齐单元703输出的5G第三速率以太数据流，根据通道号，将链路重新进行排序，并输出重排序后的10个5G第三速率以太数据流；

20个对齐标志去除单元706：用于分别接收链路重排序单元705输出的1路5G第三速率以太数据流，去除5G第三速率以太数据流中的对齐标志和通道号；

10个链路交织单元707，将两个5G的第三速率以太数据流合并为一个10G的第一速率以太数据流；

10个去扰码单元708，扰码单元605的反向操作，恢复原始数据；

10个先进先出(FIFO)单元709，将输入的第一速率以太数据流的100G时钟区域和输出的第一速率以太数据流的10G时钟区域区分开；

10个10G以太网发送单元710：用于接收对应的先进先出单元709输出的第一速率以太数据流，完成10G以太网空闲码的增加或删除，以及扰码处理后，在第一速率以太链路上发送所述第一速率以太数据流。

在本申请的一些实施例中，子卡单元的多链路编码与复用单元和多链路解码与解复用单元分别为一个独立的芯片，如图8或图9所示，也可以集成在同一个芯片上。线卡板处理单元的多链路编码与复用单元和多链路解码与解复用单元可以分别为一个独立的芯片，如图8所示；或者集成在同一个芯片上。在另一些实施例中，线卡板处理单元的多链路编码与复用单元和多链路解码与解复用单元也可以与MAC控制器集成在同一个集成电路芯片上，如图9所示。

请参考图10，在另一些实施例中，子卡单元侧的“多链路编码与复用单元”和“多链路解码与解复用单元”也可以集成到光模块上，光模块通过直接连接电缆(直连铜缆)或者有源光缆实现1拖M(英文为Breakout/Fanout Cable)提供多个第一速率物理接口。

以上实施例中N＝4，M＝10，第二速率以太链路为4*25G，第一速率以太链路为10*10G。通过调整N和/或M的取值，可以获得其它的数量的物理接口，例如当，N＝2，M＝5，即第二速率以太链路为2*25G，第一速率以太链路为5*10G，此时子卡提供5个物理接口。在一个例子中，当第二速率以太数据流的速率为25Gb/s，第一速率以太数据流的速率为10Gb/s时，N与M的比率可以为2:5。

如果要获得40G的物理接口，可以在以上基础上，进一步通过4路10G的以太链路形成1路40G的以太链路，其余6路10G以太链路保持不变，这样就可以获得1路40GE物理接口，6路10GE物理接口。当然，也可以通过8路10G的以太链路分别形成2路40G的以太链路，其余2路10G以太链路保持不变，从而获得2路40GE物理接口，2路10GE物理接口。

本申请一个实施例提供的子卡单元热插拔控制处理流程包括：

线卡板处理单元识别到子卡插入后，检测子卡的类型(通过带外的I2C总线、MDIO总线、SPI总线、本地LocalBus总线、PCI/PCIE总线或者GPIO信号)；根据不同的子卡类型和不同光模块的类型，使能“多链路编码与复用单元”和“多链路解码和解复用单元”工作在不同的模式，即线卡板处理单元的电路或功能模块与子卡单元(包括光模块)的电路或功能模块工作在同一种模式。此外，用户的一些特殊需求，可以通过上层软件配置得到。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请的保护范围，凡在本申请技术方案的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (12)

1.一种路由器的子卡，用于与路由器的线卡板插接，其特征在于，该子卡包括多链路编码与复用单元与多链路解码与解复用单元，

其中，多链路编码与复用单元用于接收M个第一速率以太数据流，并对所接收的第一速率以太数据流进行重新编码，在所述第一速率以太数据流中增加带内链路通道控制信息，将所述M个第一速率以太数据流转换为N路第二速率以太数据流，通过第二速率以太网链路将所述N路第二速率以太数据流输出至路由器的线卡板，其中N与M均为非零自然数；

多链路解码与解复用单元，用于接收来自路由器的线卡板的N路第二速率以太数据流，获取所述第二速率以太数据流中的带内链路通道控制信息；根据所述带内链路通道控制信息，将所述N路第二速率以太数据流恢复为M个第一速率以太数据流。

2.根据权利要求1所述的子卡，其特征在于，所述多链路编码与复用单元包括：M个以太网接收单元，M个先进先出单元，M个空闲码增删单元，M个扰码单元，M个1:2编码单元，2M个对齐标志和通道号插入单元和1个以太网PMA子层2M:N处理单元，

所述每一个以太网接收单元用于接收1路第一速率以太数据流，并对所述第一速率以太数据流进行以太网时钟数据恢复，同步获取和去扰码操作；

所述每一个先进先出单元用于接收并缓存位于第一速率时钟域的对应以太网接收单元输出的第一速率以太数据流，向第二速率时钟域输出接收的所述第一速率以太数据流；

所述每一个空闲码增删单元用于接收对应的先进先出单元输出的第一速率以太数据流，当第一速率时钟域和第二速率时钟域数据不同步时，在第一速率以太数据流中增加或删除空闲码，使得第一速率时钟域和第二速率时钟域数据同步；

所述每一个扰码单元用于接收对应的空闲码增删单元输出的第一速率以太数据流，对第一速率以太数据流在比特级上进行随机化处理；

所述每一个1:2编码单元用于接收对应的扰码单元输出的第一速率以太数据流，按照轮询方式，将所述第一速率以太数据流分成两个第三速率以太数据流并输出，输出的第三速率以太数据流速率为输入的第一速率以太数据流速率的一半；

每一个对齐标志和通道号插入单元用于接收1:2编码单元输出的第三速率以太数据流，间隔一段时间在接收的第三速率以太数据流中增加对齐标志和通道号，对齐标志作为链路同步信息，通道号用于识别链路；

以太网PMA子层2M:N处理单元用于接收所述2M个对齐标志和通道号插入单元输出的第三速率以太数据流，转换为N路第二速率以太数据流并输出；

所述多链路解码与解复用单元包括N个时钟数据恢复单元，1个以太网PMA子层2M:N单元，2M个链路同步获取与对齐单元，1个通道监控单元，1个链路重排序单元，2M个对齐标志去除单元，M个链路交织单元，M个去扰码单元，M个先进先出单元以及M个以太网发送单元；

所述每一个时钟恢复单元用于分别接收一个第二速率以太数据流，对所述第二速率以太数据流进行时钟数据恢复处理，输出处理后的第二速率以太数据流；

所述以太网PMA子层2M:N单元用于接收N个时钟数据恢复单元输出的N路第二速率以太数据流，转换为2M路第三速率以太数据流输出；

所述每一个链路同步获取与对齐单元用于分别接收1个第三速率以太数据流，从所述第三速率以太数据流中识别出对齐标志，根据所述对齐标志对再低速以太数据流进行对齐处理；

所述通道监控单元用于从2M个再低速以太数据流中检测出的通道号；

所述链路重排序单元用于接收2M个链路同步获取与对齐单元输出的第三速率以太数据流，根据通道监控单元检测出的通道号，将链路重新进行排序，并输出重排序后的2M个第三速率以太数据流；

所述每一个对齐标志去除单元用于分别接收链路重排序单元输出的1路第三速率以太数据流，去除所述第三速率以太数据流中的对齐标志和通道号；

所述每一个链路交织单元用于分别接收两个对应的对齐标志去除单元输出的第三速率以太数据流，将两路第三速率以太数据流合并为1路第一速率以太数据流并输出，所述输出的第一速率以太数据流的速率为输入第三速率以太数据流的2倍；

所述每一个去扰码单元用于接收对应的链路交织单元输出的第一速率以太数据流，对所述第一速率以太数据流进行去随机化处理；

所述每一个先进先出单元用于接收并缓存位于第二速率时钟域的对应的去扰码单元输出的第一速率以太数据流，向第一速率时钟域输出所述第一速率以太数据流；

所述每一个以太网发送单元用于接收对应的先进先出单元输出的第一速率以太数据流，完成第一速率以太网空闲码的增加或删除以及扰码处理后，在第一速率以太链路上发送所述第一速率以太数据流。

3.根据权利要求2所述的子卡，其特征在于，所述多链路编码与复用单元进一步包括本地错误和空闲码生成单元，用于当接收到的第一速率以太数据流链路中断时，在空闲码增删单元输出的第一速率以太数据流中增加空闲码，或者接收到的第一速率以太数据流的数据帧错误时，在空闲码增删单元输出的第一速率以太数据流中增加错误码。

4.根据权利要求1所述的子卡，其特征在于，所述多链路编码与复用单元和多链路解码与解复用单元分别为一个独立的芯片或集成在同一个芯片上。

5.根据权利要求1所述的子卡，其特征在于，所述多链路编码与复用单元和多链路解码与解复用单元集成在子卡的光模块上；光模块通过直接连接电缆或者有源光缆实现1拖M提供M个第一速率物理接口。

6.根据权利要求1至5任一项所述的子卡，其特征在于，所述第二速率以太数据流的速率为25Gb/s，第一速率以太数据流的速率为10Gb/s。

7.一种路由器的线卡板，用于与路由器的子卡插接，其特征在于，该线卡板包括多链路编码与复用单元与多链路解码与解复用单元，

其中，多链路编码与复用单元用于接收M个第一速率以太数据流，并对所接收的第一速率以太数据流进行重新编码；在所述第一速率以太数据流中增加带内链路通道控制信息，将所述M个第一速率以太数据流转换为N路第二速率以太数据流，通过第二速率以太网链路将所述N路第二速率以太数据流输出至路由器的子卡，其中N与M均为非零自然数；

多链路解码与解复用单元，用于接收来自路由器的子卡的N路第二速率以太数据流，获取所述第二速率以太数据流中的带内链路通道控制信息；根据所述带内链路通道控制信息，将所述N路第二速率以太数据流恢复为M个第一速率以太数据流。

8.根据权利要求7所述的线卡板，其特征在于，所述多链路编码与复用单元包括：M个以太网接收单元，M个先进先出单元，M个空闲码增删单元，M个扰码单元，M个1:2编码单元，2M个对齐标志和通道号插入单元和1个以太网PMA子层2M:N处理单元，

所述每一个以太网接收单元用于接收1路第一速率以太数据流，并对所述第一速率以太数据流进行以太网时钟数据恢复，同步获取和去扰码操作；

所述每一个先进先出单元用于接收并缓存位于第一速率时钟域的对应以太网接收单元输出的第一速率以太数据流，向第二速率时钟域输出接收的所述第一速率以太数据流；

所述每一个空闲码增删单元用于接收对应的先进先出单元输出的第一速率以太数据流，当第一速率时钟域和第二速率时钟域数据不同步时，在第一速率以太数据流中增加或删除空闲码，使得第一速率时钟域和第二速率时钟域数据同步；

所述每一个扰码单元用于接收对应的空闲码增删单元输出的第一速率以太数据流，对第一速率以太数据流在比特级上进行随机化处理；

所述每一个1:2编码单元用于接收对应的扰码单元输出的第一速率以太数据流，按照轮询方式，将所述第一速率以太数据流分成两个第三速率以太数据流并输出，输出的第三速率以太数据流速率为输入的第一速率以太数据流速度的一半；

每一个对齐标志和通道号插入单元用于接收1:2编码单元输出的第三速率以太数据流，间隔一段时间在接收的第三速率以太数据流中增加对齐标志和通道号，对齐标志作为链路同步信息，通道号用于识别链路；

以太网PMA子层2M:N处理单元用于接收所述2M个对齐标志和通道号插入单元输出的第三速率以太数据流，转换为N路第二速率以太数据流并输出；

所述多链路解码与解复用单元包括N个时钟数据恢复单元，1个以太网PMA子层2M:N单元，2M个链路同步获取与对齐单元，1个通道监控单元，1个链路重排序单元，2M个对齐标志去除单元，M个链路交织单元，M个去扰码单元，M个先进先出单元以及M个以太网发送单元；

所述每一个时钟恢复单元用于分别接收一个第二速率以太数据流，对所述第二速率以太数据流进行时钟数据恢复处理，输出处理后的第二速率以太数据流；

所述以太网PMA子层2M:N单元用于接收N个时钟数据恢复单元输出的N路第二速率以太数据流，转换为2M路第三速率以太数据流输出；

所述每一个链路同步获取与对齐单元用于分别接收1个第三速率以太数据流，从所述第三速率以太数据流中识别出对齐标志，根据所述对齐标志对第三速率以太数据流进行对齐处理；

所述通道监控单元用于从2M个第三速率以太数据流中检测出的通道号；

所述链路重排序单元用于接收2M个链路同步获取与对齐单元输出的第三速率以太数据流，根据通道监控单元检测出的通道号，将链路重新进行排序，并输出重排序后的2M个第三速率以太数据流；

所述每一个对齐标志去除单元用于分别接收链路重排序单元输出的1路第三速率以太数据流，去除所述第三速率以太数据流中的对齐标志和通道号；

所述每一个链路交织单元用于分别接收两个对应的对齐标志去除单元输出的第三速率以太数据流，将两路第三速率以太数据流合并为1路第一速率以太数据流并输出，所述输出的第一速率以太数据流的速率为输入第三速率以太数据流的2倍；

所述每一个去扰码单元用于接收对应的链路交织单元输出的第一速率以太数据流，对所述第一速率以太数据流进行去随机化处理；

所述每一个先进先出单元用于接收并缓存位于第二速率时钟域的对应的去扰码单元输出的第一速率以太数据流，向第一速率时钟域输出所述第一速率以太数据流；

所述每一个以太网发送单元用于接收对应的先进先出单元输出的第一速率以太数据流，完成第一速率以太网空闲码的增加或删除以及扰码处理后，在第一速率以太链路上发送所述第一速率以太数据流。

9.根据权利要求8所述的线卡板，其特征在于，所述多链路编码与复用单元进一步包括本地错误和空闲码生成单元，用于当接收到的第一速率以太数据流链路中断时，在空闲码增删单元输出的第一速率以太数据流中增加空闲码；或者接收到的第一速率以太数据流的数据帧错误时，在空闲码增删单元输出的第一速率以太数据流中增加错误码。

10.根据权利要求7所述的线卡板，其特征在于，所述多链路编码与复用单元和多链路解码与解复用单元分别为一个独立的芯片或集成在同一个芯片上。

11.根据权利要求7所述的线卡板，其特征在于，所述多链路编码与复用单元和多链路解码与解复用单元与MAC控制器集成在同一个集成电路芯片上。

12.根据权利要求7至11任一项所述的线卡板，其特征在于，所述第二速率以太数据流的速率为25Gb/s，第一速率以太数据流的速率为10Gb/s。