CN104992967A - 降低GaN极化掺杂场效应晶体管欧姆接触电阻的方法 - Google Patents
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Abstract
本发明公开了一种降低GaN极化掺杂场效应晶体管欧姆接触电阻的方法，涉及场效应管技术领域。所述方法包括以下步骤：1）外延结构生长，依次在衬底上形成GaN层和势垒层；2）在势垒层的上表面生长SiO2层；3）在漏源欧姆区域刻蚀SiO2层至势垒层的上表面；4）在源漏欧姆区域刻蚀GaN材料，刻蚀至GaN层和势垒层异质结界面以下，而后使用高温退火炉在纯氮气氛或真空气氛中进行退火处理；5）在源漏欧姆区域二次外延n型重掺杂GaN材料；6）腐蚀掉势垒层上表面剩余的SiO2。所述方法改善了n型重掺杂GaN与GaN异质结侧壁的欧姆接触，降低了n型重掺杂GaN与GaN异质结侧壁的接触电阻。
Description
技术领域
本发明涉及场效应管技术领域，尤其涉及一种降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法。
背景技术
作为Ⅲ族氮化物材料最鲜明的特点之一，极化效应在Ⅲ族氮化物微电子和光电子器件中扮演了十分重要的角色。在GaN HEMT器件中，正是得益于较强的自发极化和压电极化效应，AlGaN/GaN HEMT表现出了非常卓越的器件性能，目前常规GaN HEMT器件最高输出功率密度已经达到41.4W/mm，而最高振荡频率（f max）也已经达到了500GHz。
但是以上器件均基于突变结材料，即势垒层材料与缓冲层材料组分有较大差异，且势垒层材料组分恒定。近年来，一种基于氮化物缓变异质结的器件——GaN 极化掺杂场效应晶体管器件（Polarization Filed Effect Transistor，PolFET）开始走进人们视野。相较于常用的GaN基电子器件，基于极化掺杂的PolFET器件具有更高的线性度、更稳定的掺杂效率和更好的可靠性，器件综合性能有较大改善，应用前景十分广阔。
在GaN 基器件的制造工艺过程中，源漏欧姆接触工艺是关键技术之一，直接影响着器件的频率和功率性能。由于GaN 极化掺杂场效应晶体管器件电子体浓度较低，实现低欧姆接触电阻难度较大。
发明内容
本发明所要解决的技术问题是提供一种降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，所述方法改善了n 型重掺杂GaN 与GaN 缓变异质结侧壁的欧姆接触，降低了n 型重掺杂GaN 与GaN 缓变异质结侧壁的接触电阻，提高了场效应晶体管的性能。
为解决上述技术问题，本发明所采取的技术方案是：一种降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于所述方法包括如下步骤：
1）依次在衬底上形成GaN 层和势垒层；
2）势垒层的上表面生长SiO2 层；
3）在漏源欧姆接触区域刻蚀SiO2 层至势垒层的上表面；
4）在源漏欧姆接触区域刻蚀GaN 材料，刻蚀至GaN 层和势垒层异质结界面以下，而后使用高温退火炉进行退火处理；
5）在源漏欧姆区域二次外延n 型重掺杂GaN 材料；
6）腐蚀掉势垒层上表面剩余的SiO2，得到未生长漏源电极的GaN 极化掺杂场效应晶体管器件。
进一步的技术方案在于：所述势垒层的使用材料为缓变组分材料，即势垒层的使用材料组分纵向分布非恒定。
进一步的技术方案在于：所述SiO2 层的厚度为20nm-300nm。
进一步的技术方案在于：所述步骤3）中利用反应离子刻蚀设备在漏源欧姆接触区域刻蚀SiO2 层。
进一步的技术方案在于：所述步骤4）中利用电感耦合等离子体刻蚀设备在源漏欧姆区域刻蚀GaN 材料。
进一步的技术方案在于：所述步骤4）中需刻蚀至GaN 层和势垒层异质结界面以下40 nm±10nm 处。
进一步的技术方案在于：所述步骤4）中使用退火炉在纯氮气氛或真空气氛中对上述器件进行退火处理，退火温度为300℃-800℃，退火时间为0.5分钟-3 分钟。
进一步的技术方案在于：在步骤5） 中二次外延n 型重掺杂GaN 材料的厚度需超过异质结界面。
采用上述技术方案所产生的有益效果在于：所述方法改善了n 型重掺杂GaN 与GaN 缓变异质结侧壁的欧姆接触，降低了n 型重掺杂GaN 与GaN 缓变异质结侧壁的接触电阻，提高了场效应晶体管的性能。
附图说明
图1 是本发明经过步骤1）处理后的结构示意图；
图2 是图1 经过步骤2）处理后的结构示意图；
图3 是图2 经过步骤3）处理后的结构示意图；
图4 是图3 经过步骤4）处理后的结构示意图；
图5 是图4 经过步骤5）处理后的结构示意图；
图6 是图5 经过步骤6）处理后的结构示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
本发明公开了一种降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，所述方法包括如下步骤：
1）依次在衬底上形成GaN 层和势垒层；
2）势垒层的上表面生长SiO2 层；
3）在漏源欧姆接触区域刻蚀SiO2 层至势垒层的上表面；
4）在源漏欧姆接触区域刻蚀GaN 材料，刻蚀至GaN 层和势垒层异质结界面以下，而后使用高温退火炉进行退火处理；
5）在源漏欧姆区域二次外延n 型重掺杂GaN 材料；
6）腐蚀掉势垒层上表面剩余的SiO2，得到未生长漏源电极的GaN 极化掺杂场效应晶体管器件。
下面以实施例的方式对本发明进行陈述。
实施例一
本实施例以势垒层为缓变AlGaN材料的GaN 极化掺杂场效应晶体管器件为例。
图1 为GaN 极化掺杂场效应晶体管器件材料经过步骤1）处理后的结构示意图；在缓变AlGaN材料表面生长150nm 的二氧化硅（SiO2），如图2 所示；利用反应离子刻蚀设备（RIE）在GaN 极化掺杂场效应晶体管器件的源漏欧姆区域刻蚀SiO2 层至缓变AlGaN 势垒层上表面，如图3 所示，以上步骤可以通过现有技术实现。
本发明的发明点在于，利用电感耦合等离子体刻蚀设备（ICP）在刻蚀GaN 极化掺杂场效应晶体管器件源漏欧姆区GaN 后、二次外延生长n 型重掺杂GaN 之前，使用热快速退火设备将上述材料在高纯氮气氛（或其他保护气体中）或高真空氛围中进行低温退火处理，用来修复刻蚀GaN 过程中的损伤，进而改善n 型重掺杂GaN 与GaN 异质结侧壁的欧姆接触，以降低n 型重掺杂GaN 与GaN 异质结侧壁的接触电阻。
具体步骤如下：在经过上述步骤1）-3）处理之后，利用电感耦合等离子体刻蚀设备（ICP）在GaN 极化掺杂场效应晶体管器件源漏欧姆区域刻蚀GaN 材料，刻蚀至AlGaN/GaN 异质结界面以下( 刻蚀深度大约为40nm)，而后使用高温退火炉在纯氮气氛（亦可在其他保护性气体）或真空气氛中对上述器件进行退火处理，如图4 所示，退火温度为450℃，退火时间2 分钟；使用MOCVD 设备在上述器件处理后的源漏欧姆区域二次外延50nm n 型重掺杂GaN 材料（体浓度为：2×1019cm-3），如图5 所示；腐蚀掉势垒层上表面剩余的SiO2，得到未生长漏源电极的GaN 极化掺杂场效应晶体管器件，如图6 所示。上述实施例的工艺参数也可以根据实际需要进行适当调整，本发明的发明点在于工艺步骤，而不在于对工艺参数的调整。
综上所述，通过热退火处理以后，产品的欧姆接触电阻值有着明显的减低，说明热退火处理改善了n 型重掺杂GaN 与GaN 异质结侧壁的接触，从而降低了n 型重掺杂GaN 与GaN 异质结侧壁的接触电阻。
Claims (8)
1.一种降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于所述方法包括如下步骤：
1）依次在衬底上形成GaN 层和势垒层；
2）势垒层的上表面生长SiO2 层；
3）在漏源欧姆接触区域刻蚀SiO2 层至势垒层的上表面；
4）在源漏欧姆接触区域刻蚀GaN 材料，刻蚀至GaN 层和势垒层异质结界面以下，而后使用高温退火炉进行退火处理；
5）在源漏欧姆区域二次外延n 型重掺杂GaN 材料；
6）腐蚀掉势垒层上表面剩余的SiO2，得到未生长漏源电极的GaN 极化掺杂场效应晶体管器件。
2.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述势垒层的使用材料为缓变组分材料，即势垒层的使用材料组分纵向分布非恒定。
3.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述SiO2 层的厚度为20nm-300nm。
4.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述步骤3）中利用反应离子刻蚀设备在漏源欧姆接触区域刻蚀SiO2 层。
5.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述步骤4）中利用电感耦合等离子体刻蚀设备在源漏欧姆区域刻蚀GaN 材料。
6.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述步骤4）中需刻蚀至GaN 层和势垒层异质结界面以下40 nm±10nm 处。
7.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：所述步骤4）中使用退火炉在纯氮气氛或真空气氛中对上述器件进行退火处理，退火温度为300℃-800℃，退火时间为0.5分钟-3 分钟。
8.根据权利要求1所述的降低GaN 极化掺杂场效应晶体管欧姆接触电阻的方法，其特征在于：在步骤5） 中二次外延n 型重掺杂GaN 材料的厚度需超过异质结界面。
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