CN104935779A - 一种模块化的宽幅扫描图像采集系统及实现方法 - Google Patents
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Abstract
该发明公开了一种模块化的宽幅扫描图像采集系统及实现方法，涉及图像采集领域。针对背景现有宽幅扫描仪扫描幅面固定、传感器连接线过长而导致的图像失真、主控板面积过大而导致的成本高、图像数据集中处理而导致的主控芯片负荷重成本高等问题改进设计一种模块化的宽幅扫描图像采集系统及实现方法，该模块化的宽幅扫描图像采集系统包括：图像采集模块、可接收图像采集模块传输的模拟信号并转化为串行流数据的模块A、可以连接多路模块A且将A输出的串行流数据接收并缓存然后转发到上位机的模块B、上位机；从而具有在对大幅图像采集过程中失真面积少、成本低、可靠性高的效果。
Description
技术领域
本发明涉及图像采集领域，特别是一种模块化的宽幅扫描图像采集系统及方法。
背景技术
宽幅扫描仪广泛应用在印刷、纺织、工业检测、史料保存等方面。近年来业界对扫描仪的成像幅面要求越来越大，处理速度要求越来越高。目前大幅面在生产研发中存在诸多瓶颈：在研制时，需要按需定制相应幅面的宽幅扫描仪以满足不同的应用需求；过大的幅面往往由于尺寸过大而必须采用大面积PCB基板和大容量处理芯片，从而导致研发成本和开发周期指数上升；与此同时长距离的图像传感器连接线产生严重的信号衰减和窜扰带来成像质量下降。客户方面也希望能在其购买的扫描仪上增减模块以实现灵活配置以节约成本，同时要求图像质量得以可靠保证。
因此提出一种基于高速串行收发方式的模块化宽幅图像采集系统，以解决上述问题。
发明内容
本发明针对背景现有宽幅扫描仪扫描幅面固定、传感器连接线过长而导致的图像失真、主控板面积过大而导致的成本高、图像数据集中处理而导致的主控芯片负荷重成本高等问题改进设计一种模块化的宽幅扫描图像采集系统及实现方法，从而达到在对大幅图像采集过程中失真面积少、成本低、可靠性高的目的。
本发明一种模块化的宽幅扫描图像采集系统，该系统包括：图像采集模块、可接收图像采集模块传输的模拟信号并转化为串行流数据的模块A、可以连接多路模块A且将A输出的串行流数据接收并缓存然后转发到上位机的模块B、上位机；
所述模块A包括：第一FPGA、连接到FPGA的图像ADC、电源管理芯片组、用于存储配置文件的第一串行NOR-FLASH器件、连接第一FPGA与模块B的连接口，其中图像ADC与图像采集模块连接；
所述模块B包括：第二FPGA、多个连接第二FPGA与模块A的连接口、存储芯片组、与上位机的连接口及其接口控制器、电源管理芯片组、用于配置模块B的串行第二NOR-FLASH器件。
所述模块A与模块B之间的连接口采用高速的LVDS串行连接，使用CAT-5UTP双绞线缆。
一种模块化的宽幅扫描图像采集方法，该方法包括模块A的执行方法和模块B的执行方法，模块A与模块B之间通过串行数据进行信息交流；
其中模块A的执行方法包括：
步骤A1：第一FPGA根据第一串行NOR-FLASH器件中的配置信息对模块A中的其它器件及图像采集模块进行配置；
步骤A2：检测模块B发来的命令，并对命令进行译码；
步骤A3：根据译码出的命令分别发送给模块A中其它器件并进行执行；
模块B的执行方法包括：
步骤B1：第二FPGA根据第而串行NOR-FLASH器件中的配置信息对模块B中的其它器件进行配置；
步骤B2：向连接的所有模块A发送接收传感器状态命令，知道每个模块A传回信息，表示工作正常，否则向上位机发送错误信息；
步骤B3：接收上位机传来的启动命令，根据该命令对各模块A中发送图像采集模块预热指令，预热完成后进行扫描；
步骤B4：扫描时将收到的扫描数据存入存储芯片组内，对各模块A收到的扫描数据进行拼接后发送给上位机，知道扫描结束。
进一步的，所述串行数据发射过程为：在FPGA的内部例化一组寄存器，使用数据同步时钟将待发射数据锁入寄存器，并在高速的数据时钟的上下双沿依次从并行高位向低位移出寄存器，在寄存器输出端口接入FPGA内部的IO缓冲器，通过设置IO输出电平标准为LVDS，FPGA的IO缓冲器将信号转化为差分的LVDS电平标准；在发射数据同时，使用FPGA内部时钟控制电路将高速数据时钟偏移90°相位后通过另一条LVDS链路发送。
进一步的，所述串行数据接收过程为：设置IO输入电平标准为LVDS，FPGA将LVDS电平信号接入IO后，在IO缓冲器中转化为单端信号，同时将转化后的单端数据时钟作为解串时钟；在解串时钟的上下双沿将输入数据移入移位寄存器链；在寄存器链上有固定长度的数据窗口作为解串后的并行数据，并在低速数据时钟下送入寄存器缓冲同步；解串器数据窗口依据链路同步结果前后滑动。
本发明的优点包括：
1.将图像信号采集和数据拼接传输分别做成独立模块，实现灵活的按需配置
2.采用LVDS电平方式串行传输图像数据信号，可以使用运用广泛廉价的CAT-5UDP双绞线缆传输，节省线缆体积与开销
3.图像采集模块由于电路简单元器件小，可以用小面积层数少的PCB实现；
4.采集模块与CIS传感器紧密安装，大幅缩减了CIS到采集模块的连接线长度，从而减少了模拟信号的衰减以及串扰带来的图像失真
5.采用简便的串行传输协议和同步机制，在每对双绞线上可以实现不小于600Mbps的图像传输速率，而同步机制保证数据收发过程中不会由于时钟偏移而导致的数据丢失。
附图说明
图1为本发明一种模块化的宽幅扫描图像采集系统中模块A的结构框图；
图2为本发明一种模块化的宽幅扫描图像采集系统中模块B的机构框图；
图3为本发明一种模块化的宽幅扫描图像采集系统的机构框图；
图4为模块A与模块B的连接示意图；
图5为串行发射器的电路图；
图6为解串器电路图。
具体实施方式
1.一种模块化的宽幅图像采集系统，其特征在于，将传统的单板处理方式分成2级处理：将图像采集预处理与图像缓存发送到上位机分开。完成所述2级处理需要2种模块：将CIS图像传感器输出的模拟信号采集并转化为串行流数据的模块A，可以连接多路模块A且将A输出的串行流数据接收并缓存然后转发到上位机的模块B。
2.所述模块A包含一个低成本小容量的FPGA：(称为UA1)、连接到UA1的图像ADC、连接到图像ADC的CIS图像传感器、电源管理芯片组、用于存储配置文件的串行NOR-FLASH器件以及与模块B连接的连接器以及线缆。
3.所述模块B包含一个低成本中等容量的FPGA:(称为UB1)、连接到UB1的双速率动态随机存储芯片组、与上位机连接的USB3.0从设备芯片、电源管理芯片组、以及用于配置模块B的串行NOR-FLASH器件。
4.所述模块A与模块B之间采用了高速的LVDS串行连接，使用CAT-5UTP双绞线缆。
5.所述模块A由于结构简单元器件少，其PCB面积可以做到很小，而相应的层数不会增加；使用小于5cm的扁平PFC连接线与CIS连接，以减小模拟信号链的衰减和窜扰。
6.所述UA1实现了对模块A的全局控制与数据传输，其包含以下顺序操作：
1)获取NOR-FLASH中的FPGA配置信息，根据配置信息配置UA1；
2)继续从NOR-FLASH中读取AD、CIS曝光、当前CIS安装位置等配置信息，逐一配置ADC，如果配置失败则将错误信息记录；
3)检测串行LVDS传输端口，等待由模块B发来的同步信号；
4)根据同步信号训练串行传输链路，找到数据边界，并解串，将收到的命令译码；
5)根据收到的命令做出以下几种响应
i.收到获取传感器状态指令：设备正常发送0，反之将错误记录发送。
ii.收到扫描预热指令：打开CIS，并曝光，预热完成后关闭曝光。
iii.收到启动扫描指令：启动曝光，并打开AD转换器，将转化后的数据缓冲在UA1的片上RAM中，将缓冲区中的数据按包串行化发送，每个包大小不大于256Byte，并将每个包的编号与当前CIS安装位置信息一并发送，每个包发送完毕之后重新同步链路，再继续发送缓冲区数据。
iv.收到结束扫描指令：关闭AD转换器。等待缓冲区的数据发送完毕。
v.收到配置信息重置指令：启动NOR-FLASH擦写电路，接收配置信息并将对应配置信息写入NOR-FLASH。
7.所述UB1包含以下操作步骤：
1)获取NOR-FLASH中UB1的配置信息，根据这些信息配置UB1；
2)向所有端口发送获取传感器状态指令，直到收到每个端口传回的信息，如果端口所接的模块A正常，继续以下步骤，否则通过USB向上位机发送错误信息。
3)检测USB端口发送来指令，并作出以下响应：
i.收到启动扫描信息：向各端口发送传感器预热指令，等到预热完成之后，发送启动扫描指令。等待各个端口传回信息并将数据缓存到UB1的片上缓冲区。缓冲区解析，获取包编号以及CIS位置信息，计算出该包数据位置，将数据发送到动态随机存储器中。当动态随机存储器中数据拼接成块后通过USB发送到上位机。
ii.收到结束扫描指令：向各端口发送结束扫描指令，等待所有缓冲区以及动态存储器中内容发送完毕。
iii.收到配置信息重置指令：将USB配置信息缓冲到UB1的片上存储。接收完成后，向各端口发送配置重置指令，随后发送配置信息。
8.所述串行数据发射过程为：在FPGA的内部例化一组寄存器，使用数据同步时钟将待发射数据锁入寄存器，并在高速的数据时钟的上下双沿依次从并行高位向低位移出寄存器，在寄存器输出端口接入FPGA内部的IO缓冲器，通过设置IO输出电平标准为LVDS，FPGA的IO缓冲器将信号转化为差分的LVDS电平标准；在发射数据同时，使用FPGA内部时钟控制电路将高速数据时钟偏移90°相位后通过另一条LVDS链路发送。
9.所述串行数据接收过程为：FPGA将LVDS电平信号接入IO后，在IO缓冲器中转化为单端信号，同时将转化后的单端数据时钟作为解串时钟。在解串时钟的上下双沿将输入数据移入移位寄存器链。在寄存器链上有固定长度的数据窗口作为解串后的并行数据，并在低速数据时钟下送入寄存器缓冲同步。解串器数据窗口依据链路同步结果前后滑动。
10.所述链路同步是指UB1连续循环发射16机制数0x5A码，从机UA1根据串行流找到两个相连0与两个相邻1从而找到数据边界完成同步。主机在不发射有效指令的空闲时间即发射同步码。从机在发送完数据包后主动同步一次链路以保证数据边界对齐。
11.所述FPGA处理数据均采用流水线方式执行，多个任务均同时执行。数据缓冲均采用“乒乓操作”，即写数据端写完空间A后转入空间B，此时读数据端从B转入操作空间A，读写不会发生冲突。
下面针对说明书附图对本发明进行进一步的描述。
1.如图3所示，示例实现一个使用了中等容量FPGA的模块B，其中UB1具有至少32对LVDS接口，这些LVDS线对按每组4对收发器组成一个channel，共组成8个channel。实现了一个小容量低成本FPGA的模块A，UA1具有4对LVDS接口，组成一个channel。CIS使用上下交错方式以实现幅面扩展；CIS与模块A之间使用小于5cm的PFC软排线连接。
2.模块A与模块B之间的LVDS连接如图4所示。在每组LVDS接收端近FPGA端均采用100欧姆的端接。LVDS线对采用双绞线连接。使用UTP CAT-5e双绞线满足所述要求。模块A与模块B之间可以长距传输，线缆最长可达10米。
3.在不需要8组CIS情况下，只需断开不需要的连接而不需要对FPGA重新下载程序。由于采用数据包方式收发，在数据包中包含了当前模块A的位置信息，在模块B看来数据是没有差别的，只要能准确路由数据到内存中即可。这种基于数据包的设计简化了FPGA程序移植。
4.所述串行发射器电路如图5所示。在FPGA内部使用寄存器移位可以实现数据并串转换。为了实现大于400Mbps数据速率，可以采用时钟的双沿对数据移位。普通应用下，使用单沿触发可以实现最高400Mbps速率。以8bit数据转换单沿触发为例，由D触发器构成的移位寄存器具有8级，在load信号使能后，数据装入寄存器链，在高速时钟节拍下发射最高位。随后load信号去除使能，在高速时钟节拍下，数据逐一右移并从寄存器链末端发射。8个时钟后，低速时钟将下一个并行数据送入寄存器端，同时再次打开load将数据装载，循环上述操作。随路发射移位后的时钟用作接收端的解串时钟。
5.所述解串电路如图6所示。数据在高速时钟节拍下依次向右移，时钟在分频之后作为低速并行时钟对数据窗口内部的数据采样并输出。以8bit数据转换为例，需要采用15级寄存器链，以实现自由滑动数据窗口得到数据边界。
6.所述链路数据边界查找采用图6所示数据流。以8bit数据边界查找为例。发送端连续发射至少3个周期以上的“0x5A”的16进制码，其用2进制可以表示为“01011010”。接收端将数据持续打入寄存器链，如果某时刻寄存器链抽头数据为“100101101001011”，通过从右往左逐位异或找出串行序列中的所有连续’00’、’11’序列。从右往左找到第一个’00’作为数据起点，下一个’00’序列作为数据终点，其中的数据则称之为数据窗口。下一个满时钟周期后，该窗口内数据即为感兴趣数据。使用窗口选择电路旨在解决串行收发器时钟相位不固定，收发器两端不同时上电，线缆长度不一致导致的数据边界不确定情况。
Claims (5)
1.一种模块化的宽幅扫描图像采集系统，该系统包括：图像采集模块、可接收图像采集模块传输的模拟信号并转化为串行流数据的模块A、可以连接多路模块A且将A输出的串行流数据接收并缓存然后转发到上位机的模块B、上位机；
所述模块A包括：第一FPGA、连接到FPGA的图像ADC、电源管理芯片组、用于存储配置文件的第一串行NOR-FLASH器件、连接第一FPGA与模块B的连接口，其中图像ADC与图像采集模块连接；
所述模块B包括：第二FPGA、多个连接第二FPGA与模块A的连接口、存储芯片组、与上位机的连接口及其接口控制器、电源管理芯片组、用于配置模块B的串行第二NOR-FLASH器件。
2.如权利要求1所述的一种模块化的宽幅扫描图像采集系统，其特征在于所述模块A与模块B之间的连接口采用高速的LVDS串行连接，使用CAT-5UTP双绞线缆。
3.一种模块化的宽幅扫描图像采集方法，该方法包括模块A的执行方法和模块B的执行方法，模块A与模块B之间通过串行数据进行信息交流；
其中模块A的执行方法包括：
步骤A1：第一FPGA根据第一串行NOR-FLASH器件中的配置信息对模块A中的其它器件及图像采集模块进行配置；
步骤A2：检测模块B发来的命令，并对命令进行译码；
步骤A3：根据译码出的命令分别发送给模块A中其它器件并进行执行；
模块B的执行方法包括：
步骤B1：第二FPGA根据第而串行NOR-FLASH器件中的配置信息对模块B中的其它器件进行配置；
步骤B2：向连接的所有模块A发送接收传感器状态命令，知道每个模块A传回信息，表示工作正常，否则向上位机发送错误信息；
步骤B3：接收上位机传来的启动命令，根据该命令对各模块A中发送图像采集模块预热指令，预热完成后进行扫描；
步骤B4：扫描时将收到的扫描数据存入存储芯片组内，对各模块A收到的扫描数据进行拼接后发送给上位机，知道扫描结束。
4.如权利要求3所述的一种模块化的宽幅扫描图像采集方法，其特征在于所述串行数据发射过程为：在FPGA的内部例化一组寄存器，使用数据同步时钟将待发射数据锁入寄存器，并在高速的数据时钟的上下双沿依次从并行高位向低位移出寄存器，在寄存器输出端口接入FPGA内部的IO缓冲器，通过设置IO输出电平标准为LVDS，FPGA的IO缓冲器将信号转化为差分的LVDS电平标准；在发射数据同时，使用FPGA内部时钟控制电路将高速数据时钟偏移90°相位后通过另一条LVDS链路发送。
5.如权利要求3所述的一种模块化的宽幅扫描图像采集方法，其特征在于所述串行数据接收过程为：设置IO输入电平标准为LVDS，FPGA将LVDS电平信号接入IO后，在IO缓冲器中转化为单端信号，同时将转化后的单端数据时钟作为解串时钟；在解串时钟的上下双沿将输入数据移入移位寄存器链；在寄存器链上有固定长度的数据窗口作为解串后的并行数据，并在低速数据时钟下送入寄存器缓冲同步；解串器数据窗口依据链路同步结果前后滑动。
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