CN104931826A - 模拟量输入式合并单元的相位误差测试装置及方法 - Google Patents

Abstract

本发明公开了一种模拟量输入式合并单元的相位误差测试装置，包括：功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU。本发明还公开了一种模拟量输入式合并单元的相位误差测试方法。本发明能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠。

Description

模拟量输入式合并单元的相位误差测试装置及方法

技术领域

本发明涉及智能变电站技术领域，尤其涉及一种模拟量输入式合并单元的相位误差测试装置及方法。

背景技术

合并单元作为在过程层中的智能装置，是整个数字化变电站的数据源头，它的精度、可靠性、稳定性对数字化变电站的运行起到了非常重要的作用。原有的合并单元现场测试方法需要断开模拟量输入和同步信号，将检测装置接入构成一个测试回路，改变了现场的接线结构，必须停电测试，严重影响了测试工作的开展。

发明内容

本发明所要解决的技术问题在于，提供一种模拟量输入式合并单元的相位误差测试装置及方法，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠。

为了解决上述技术问题，本发明提供了一种模拟量输入式合并单元的相位误差测试装置，包括：

功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU；

其中，所述功率源用于向所述待测合并单元和所述SAR ADC发送模拟量；所述待测合并单元用于将接收到的模拟量转换为数字报文，并通过所述网卡、FPGA芯片转发至CPU；所述FPGA芯片用于对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；所述SAR ADC用于根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU；所述CPU用于根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

进一步，所述FPGA芯片具体用于对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；以及向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。

进一步，所述CPU包括：

傅里叶变换模块，用于对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

总延迟时间计算模块，用于计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；

标准相位差值转换模块，用于将所述总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

相位误差计算模块，用于根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。

本发明还提供了一种模拟量输入式合并单元的相位误差测试方法，包括：

功率源向待测合并单元和SAR ADC发送模拟量；

待测合并单元将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU；

FPGA芯片对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；

SAR ADC根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU；

CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

进一步的，所述FPGA芯片对所述数字报文解码，向所述SAR ADC发送采样脉冲信号，从而实现同步采样，具体包括：

FPGA芯片对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；

FPGA芯片向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。

进一步的，所述CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差，具体包括：

CPU对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；

CPU对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；

将所述总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。

实施本发明，具有如下有益效果：通过本发明实现了模拟量输入合并单元在非同步条件下相位误差的测试，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠，由硬件造成的相位值抖动误差在2分以内，提高了智能变电站检修水平。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的模拟量输入式合并单元的相位误差测试装置的一个实施例的结构示意图，包括：功率源、网卡、FPGA芯片、SAR ADC(逐次逼近模数转换器)和CPU，功率源分别连接待测合并单元、SAR ADC和CPU，网卡分别连接待测合并单元和FPGA芯片，FPGA芯片还分别连接CPU和SAR ADC，SAR ADC也连接CPU。

功率源用于向待测合并单元和SAR ADC发送模拟量。其中，功率源也可以是现场真是负荷，功率源的精度对整个测试的准确度没有影响，模拟量具体是电压、电流模拟信号。

待测合并单元用于将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU。其中，数字报文具体是IEC61850-9-2数字报文。待测合并单元发送IEC61850-9-2数字报文每秒钟(以合并单元内部的时钟为基准)发送4000个，报文序号从0到3999。报文中包含数字报文传输时刻与模拟量实际采样时刻相差称作额定延时，这个延迟时间是一个常数，值为N倍的采样间隔时间(N＝1,2,3…)。一般情况下，该常数为500，表示数字量传输时刻与模拟量实际采样时刻相差500us。

FPGA芯片用于对接收的数字报文解码，并向SAR ADC发送采样脉冲信号，从而实现同步采样。因此，待测合并单元与本发明之间不需要连接同步信号。具体的，FPGA芯片工作过程为：对数字报文解码，判断出数字报文的前导头、序号字段，并根据FPGA内芯片部时钟，当发现前一个包的序号为3999时，下一个包检测到前导头后，即序号为0的数字报文，它是待测合并单元在一秒钟内发送的第一个数字报文，获取当前数字报文的时标；向SAR ADC发送带有时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。一般情况下，数字报文的采样间隔平均值为250us。

SAR ADC用于根据采样脉冲信号对模拟量进行采样和模数转换，获得A/D报文，并发送至CPU。

CPU用于根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

具体的，CPU包括：傅里叶变换模块，用于对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

总延迟时间计算模块，用于计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取第一个数字报文时的延迟(这个延迟是固定常数，可从设计上确认值在0.5us左右)，A/D采样延时表示SAR ADC的采样延时(A/D采样延时为固定常数，可在A/D手册上查阅，为10us左右)；

标准相位差值转换模块，用于将总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

相位误差计算模块，用于根据数字报文相位值、A/D报文相位值和标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。

本发明还提供了模拟量输入式合并单元的相位误差测试方法的一个实施例，包括步骤：

S101、功率源向待测合并单元和SAR ADC发送模拟量。

S102、待测合并单元将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU。

S103、FPGA芯片对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样。

具体的，步骤S103包括步骤：

S1031、FPGA芯片对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；

S1032、FPGA芯片向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。

S104、SAR ADC根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU。

S105、CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

具体的，S105具体包括步骤：

S1051、CPU对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；

S1052、CPU对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

S1053、计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；

S1054、将所述总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

S1055、根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。

实施本发明，具有如下有益效果：通过本发明实现了模拟量输入合并单元在非同步条件下相位误差的测试，能够在不改变现场接线结构的方式下完成测试，不需要停电测试，测试结构稳定可靠，由硬件造成的相位值抖动误差在2分以内，提高了智能变电站检修水平

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统和方法可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种模拟量输入式合并单元的相位误差测试装置，其特征在于，包括：

功率源、网卡、FPGA芯片、SAR ADC和CPU，所述功率源分别连接待测合并单元、所述SAR ADC和所述CPU，所述网卡分别连接所述待测合并单元和所述FPGA芯片，所述FPGA芯片还分别连接所述CPU和所述SAR ADC，所述SAR ADC也连接所述CPU；

其中，所述功率源用于向所述待测合并单元和所述SAR ADC发送模拟量；所述待测合并单元用于将接收到的模拟量转换为数字报文，并通过所述网卡、FPGA芯片转发至CPU；所述FPGA芯片用于对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；所述SAR ADC用于根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU；所述CPU用于根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

2.如权利要求1所述的模拟量输入式合并单元的相位误差测试装置，其特征在于，所述FPGA芯片具体用于对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；以及向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。

3.如权利要求2所述的模拟量输入式合并单元的相位误差测试装置，其特征在于，所述CPU包括：

傅里叶变换模块，用于对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

总延迟时间计算模块，用于计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；

标准相位差值转换模块，用于将所述总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

相位误差计算模块，用于根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。

4.一种模拟量输入式合并单元的相位误差测试方法，其特征在于，包括：

功率源向待测合并单元和SAR ADC发送模拟量；

待测合并单元将接收到的模拟量转换为数字报文，并通过网卡、FPGA芯片转发至CPU；

FPGA芯片对接收的数字报文解码，并向所述SAR ADC发送采样脉冲信号，从而实现同步采样；

SAR ADC根据所述采样脉冲信号对所述模拟量进行采样和模数转换，获得A/D报文，并发送至CPU；

CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差。

5.如权利要求4所述的模拟量输入式合并单元的相位误差测试方法，其特征在于，所述FPGA芯片对所述数字报文解码，向所述SAR ADC发送采样脉冲信号，从而实现同步采样，具体包括：

FPGA芯片对所述数字报文解码，当查找到待测合并单元在一秒钟内发送的第一个数字报文时，获取当前数字报文的时标；

FPGA芯片向所述SAR ADC发送带有所述时标的第一个采样脉冲信号，并以数字报文的采样间隔平均值作为A/D采样间隔发送后续的采样脉冲，从而实现同步采样。

6.如权利要求5所述的模拟量输入式合并单元的相位误差测试方法，其特征在于，所述CPU根据FPGA芯片发送的数字报文和SAR ADC发送的A/D报文计算得到待测合并单元的相位误差，具体包括：

CPU对FPGA芯片发送的数字报文进行傅里叶变换，获取数字报文相位值；

CPU对SAR ADC发送的A/D报文进行傅里叶变换，获取A/D报文相位值；

计算A/D采样时间比模拟量输出时间的总延迟时间，其中，总延迟时间＝额定延时+传输延时+A/D采样延时，式中，额定延时表示待测合并单元传输数字报文的时刻与模拟量实际采样时刻的差值，传输延时表示从待测合并单元发送数字报文，到FPGA芯片解码获取所述第一个数字报文时的延迟，A/D采样延时表示SAR ADC的采样延时；

将所述总延迟时间转换为标准相位差值，其中，标准相位差值＝总延迟时间*(A/D计算频率)/1000000*360；

根据所述数字报文相位值、所述A/D报文相位值和所述标准相位差值计算得到待测合并单元相位误差，其中，待测合并单元相位误差＝A/D报文相位值-标准相位差值-数字报文相位值。