CN104882440B - 具有安装到载体的多个芯片的半导体器件 - Google Patents

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Abstract

本发明的各个实施例涉及一种具有安装到载体的多个芯片的半导体器件。该半导体器件包括具有第一表面和与第一表面相对的第二表面的芯片载体。该器件进一步包括安装在芯片载体的第一表面上的第一半导体芯片。第二半导体芯片被安装在芯片载体的第二表面上，其中第二半导体芯片面对芯片载体的第一表面的部分突出芯片载体的边缘之外。第一电导体耦合到形成在第二半导体芯片的第一表面的突出芯片载体的边缘的部分上的电极。

Description

具有安装到载体的多个芯片的半导体器件
技术领域
本发明总体上涉及半导体器件封装技术，并且具体地涉及对安装到载体的多个半导体芯片进行封装的技术。
背景技术
半导体器件制造商正在不断地努力提高他们的产品的性能，同时降低它们的制造成本。半导体器件封装体的制造中的一个成本集中区域是对半导体芯片进行封装。因此，半导体器件封装及其低花费高产率的制造方法是期望的。特别地，功率半导体器件封装的性能依赖于由封装提供的散热性能。以低的花费和改善的可靠性提供高的热健壮性的功率器件的封装方法是期望的。
发明内容
本发明提供了一种半导体器件，其包括：芯片载体，其具有第一表面和与第一表面相对的第二表面；第一半导体芯片，其安装在芯片载体的第一表面上；第二半导体芯片，其安装在芯片载体的第二表面上，其中第二半导体芯片的第一表面的部分突出芯片载体的边缘之外，第二半导体芯片的第一表面面对芯片载体；以及第一电导体，其耦合到形成在第二半导体芯片的第一表面的突出芯片载体的边缘之外的部分上的电极。
本发明提供了一种制造半导体器件的方法，该方法包括：将第一半导体芯片安装到芯片载体的第一表面上；将第二半导体芯片安装到芯片载体的第二表面上，第二表面与第一表面相对，其中第二半导体芯片的第一表面的部分突出芯片载体的边缘之外，第二半导体芯片的第一表面面对芯片载体；以及将第一电导体键合到形成在第二半导体芯片的第一表面的突出芯片载体的边缘之外的部分上的电极。
附图说明
附图被包括以提供对实施例的进一步的理解并且被并入到本说明书中并组成本说明书的一部分。附图图示了实施例并且与说明书一起用来解释实施例的原理。其他实施例以及实施例的预期的优点中的很多优点将容易地被领会，这是因为参考以下详细描述它们变得更好地理解。附图的元件相对于彼此不一定成比例。同样的参考标记标识对应的相似的部分。
图1示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的截面视图。
图2示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的顶视图。
图3示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的从图2的观察方向B的侧视图。
图4示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的顶视图。
图5示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的顶视图。
图6示意性地图示了包括安装到芯片载体的相对侧的至少两个半导体芯片的示例性半导体器件的顶视图。
图7示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的截面视图。
图8示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的截面视图。
图9示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的顶视图。
图10示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的从图9的观察方向B的侧视图。
图11示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的顶视图。
图12示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的从图11的观察方向B的侧视图。
图13示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的顶视图。
图14示意性地图示了包括安装到芯片载体的相对侧的至少三个半导体芯片的示例性半导体器件的从图13的观察方向B的侧视图。
图15示意性地图示了诸如例如在图1、图2和图3中图示的示例性半导体器件的底视图。
图16A示意性地图示了诸如例如在图9和图10中图示的示例性半导体器件的底视图。
图16B示意性地图示了诸如例如在图11和图12、或图13和图14中图示的示例性半导体器件的底视图。
图17是用于制造包括安装到芯片载体的相对侧的至少两个半导体芯片的半导体器件的示例性工艺的流程图。
具体实施方式
在以下详细说明中，参考形成说明的一部分、并且在附图中通过图示的方式示出了其中本发明可以被实施的特定实施例的附图。就这点而言，参考所描述的图像的方位使用方向术语，诸如“顶”、
“底”、“前”、“后”、“上”、“下”等。因为实施例的部件可以被以若干不同的定向来定位，所以方向术语用于图示的目的而绝不是限制。应当理解的是其他实施例可以被利用并且可以在不脱离本发明的范围的情况下做出结构上或逻辑上的变化。因此，以下详细描述不应当被理解为具有限制的意义，并且本发明的范围由所附权利要求书限定。
应当理解的是本文所描述的各种示例性实施例的特征可以与彼此组合，除非另有明确说明。进一步地，如本说明书中所使用的术语“键合”、“附连”、“连接”、“耦合”和/或“电连接/电耦合”并不旨在意指元件或层必须直接接触在一起；可以分别在“键合”、“附连”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间设置中介元件或层。然而，根据本公开，上述术语可以可选地也具有元件或层直接接触在一起的特定含义，即，分别在“键合”、“附连”、“连接”、“耦合”和/或“电连接/电耦合”的元件之间没有设置中介元件或层。
进一步地，关于形成于或者位于表面“之上”的部分、元件或材料层使用的措辞“之上”，在本文中可以用于意指该部分、元件或材料层被“直接地”定位(例如，放置、形成、沉积等)在所暗示的表面“上”，例如与所暗示的表面直接接触。关于形成于或位于表面“之上”的部分、元件或材料层所使用的措辞“之上”，在本文中可以用于意指该部分、元件或材料层可以被“间接地”定位(例如，放置、形成、沉积等)在所暗示的表面“上”，其中在所暗示的表面和部分、元件或材料层之间布置了一个或者多个附加的部分、元件或层。
在本文中特别地描述包含两个或者更多个半导体芯片的器件。具体地，一个或者多个功率半导体芯片可能被涉及。功率半导体芯片可以例如被配置为功率MISFET(金属绝缘体半导体场效应晶体管)、功率MOSFET(金属氧化物半导体场效应晶体管)、IGBT(绝缘栅极双极型晶体管)、JFET(结栅极场效应晶体管)、HEMT(高电子迁移率晶体管)、功率双极型晶体管、或者诸如例如PIN二极管或肖特基二极管之类的功率二极管。
本文所描述的半导体器件可以包括用于控制功率半导体芯片的一个或者多个逻辑集成电路。逻辑集成电路可以包括用于驱动功率半导体芯片中的一个或者多个的一个或者多个驱动器电路。逻辑集成电路可以例如是包括例如存储器电路、电平位移器等的微控制器。
功率半导体芯片可以例如具有垂直结构，即，半导体芯片可以以这样的方式被制作：使得电流可以在垂直于半导体芯片的主表面的方向上流动。具有垂直结构的半导体芯片在其两个主表面上，即在其顶侧和底侧上，具有电极。举例而言，在垂直器件中，功率MISFET或功率MOSFET或HEMT的源极接触电极和栅极接触电极可以位于一个主表面上，而功率MISFET或功率MOSFET或功率HEMT的漏极接触电极可以被布置在另一主表面上。在功率二极管的情况下，阳极接触电极可以位于一个主表面上，而功率二极管的阴极接触电极可以被布置在另一主表面上。
包含具有水平结构的半导体芯片的器件可以被涉及。具有水平结构的半导体芯片仅在其两个主表面中的一个表面上，例如在其有源表面(active surface)上，具有芯片电极。逻辑集成电路芯片以及功率半导体芯片(例如，功率MISFET或者功率MOSFET或者功率HEMT)可以具有水平结构。
半导体芯片可以从诸如例如Si、SiC、SiGe、GaAs、GaN等之类的特定半导体材料制造，并且此外可以包含不是半导体的无机和/或有机材料。半导体芯片可以是不同类型的，并且可以通过不同的技术制造。
半导体芯片可以具有允许实现与包括在半导体芯片中的集成电路电接触的电极(芯片焊盘)。电极可以包括涂覆到半导体芯片的半导体材料的一个或者多个金属层。金属层可以采用任何期望的几何形状和任何期望的材料组分而被制造。金属层可以例如以覆盖区域的层或连接体(land)的形式。举例而言，能够形成焊料键合或者扩散焊料键合的任何期望的金属都可以被用作该材料，例如Cu、Ni、NiSn、Au、Ag、Pt、Pd、In、Sn以及这些金属中的一种或者多种的合金。金属层不需要是均匀的或者仅从一种材料制造，即，在金属层中可以包含各种组分和浓度的材料。
两个或者更多半导体芯片被安装到芯片载体。在一个实施例中，芯片载体可以包括多个金属板，诸如例如一个或者多个裸片焊盘和/或例如引线框架的端子焊盘。裸片焊盘可以用作芯片载体，例如芯片焊盘。金属板可以由任何金属或金属合金(例如铜或铜合金)制成。举例而言，这样的芯片载体可以是无引线芯片载体，诸如例如所谓的TSLP-(薄小无引线封装)载体。芯片载体还可以是有引线芯片载体，具有突出包封件并且形成外部端子的引线。举例而言，这样的有引线芯片载体可以是PLCC(塑料有引线芯片载体)或QFJ(四方扁平J型引线)芯片载体。也有可能，芯片载体可以包括或者可以是PCB(印刷电路板)。在其他实施例中，芯片载体可以包括涂覆有结构化金属层的陶瓷板，例如金属键合陶瓷基板。举例而言，芯片载体可以是DCB(直接铜键合)陶瓷基板。
芯片载体和该两个或者多个半导体芯片可以至少部分地被包围或者嵌入在形成包封件的至少一种包封材料中。包封材料可以是电绝缘材料，并且可以包括或者可以是热固性材料或者热塑性材料。热固性材料可以例如基于环氧树脂、硅树脂或丙烯酸树脂制作。热塑性材料可以例如包括从聚醚酰亚胺(PEI)、聚醚砜(PES)、聚苯硫醚(PPS)、聚酰胺-酰亚胺(PAI)和聚对苯二甲酸乙二醇酯(PET)的组中选择的一种或者多种材料。热塑性材料在模制或层压期间用于施加压力和热而融化，并且在冷却和压力释放时(可逆地)硬化。
包封材料可以包括或者可以是聚合物材料，例如硬塑性聚合物(duroplasticpolymer)材料。包封材料可以包括或者可以是下列各项中的至少一项：经填充或未经填充的模制材料、经填充或未经填充的热塑性材料、经填充或未经填充的热固性材料、经填充或未经填充的层压材料、纤维增强层压材料、纤维增强聚合物层压材料、以及具有填充物颗粒的纤维增强聚合物层压材料。
包封材料可以通过例如模制或层压，被涂覆在两个或者更多个半导体芯片以及例如芯片载体之上。
在第一种情况下，即如果包封材料是模制材料，则诸如例如压模制、注射模制、粉末模制、液体模制或膜辅助模制(FAM)之类的各种技术，可以用于形成包封件或者包含多个包封件的包封体。可以应用模制材料以对半导体芯片以及可以在其上安装半导体芯片的芯片载体包覆模制(overmold)。安装在芯片载体之下的一个或者多个半导体芯片的底部芯片电极，可以例如保持暴露并且可以用作半导体器件的外部端子(即，作为封装端子)。
在第二种情况下，即如果包封材料由层压材料制成，则包封材料可以具有一片层的形状，例如被层压在半导体芯片之上以及在其上安装了半导体芯片的芯片载体之上的一片薄片或箔片。可以施加热和压力达适合将该片箔片或薄片附连到基底结构(underlyingstructure)的时间。在层压期间，电绝缘箔片或薄片能够流动(即，处于塑性状态)，从而导致半导体芯片和/或其他拓扑结构之间的空隙被填充有电源键箔片或薄片的聚合物材料。电绝缘箔片或薄片可以包括或者可以是任何合适的热塑性或热固性材料。在各个实施例中，绝缘箔片或薄片可以包括或者可以是预浸材料(预浸渍纤维的简称)，例如由纤维材料(例如玻璃或碳纤维)和树脂(例如热固性或热塑性材料)的组合制成。预浸材料通常用于制造PCB(印刷电路板)。此外，也用于层压封装，安装在芯片载体之下的一个或者多个半导体芯片的底部芯片电极，可以例如保持暴露并且可以用作半导体器件的外部端子(即，作为封装端子)。
根据本文的公开可以设计各种不同类型的半导体器件。举例而言，半导体器件可以构成包含两个或者更多功率半导体芯片(例如，MISFET、MOSFET或HEMT)和一个或者多个逻辑电路的电源。例如，本文所公开的半导体器件可以包括半桥电路，该半桥电路包括高侧晶体管、低侧晶体管和逻辑集成电路芯片。逻辑集成电路芯片可以可选地包括一个或者多个晶体管驱动器电路系统。
本文所公开的半桥电路可以例如被实现在用于将DC或AC电压转换成DC电压的电子电路中，分别为所谓的DC-DC转换器和AC-DC转换器。DC-DC转换器可以用于将由电池或可充电电池提供的DC输入电压转换成与下游连接的电子电路的需要匹配的DC输出电压。举例而言，本文所描述的DC-DC转换器可以是降压转换器(buck converter)或向下转换器(down-converter)。AC-DC转换器可以用于将由例如高电压AC电源网络提供的AC输入电压转换成与下游连接的电子电路的需要匹配的DC输出电压。
图1图示了示例性半导体器件封装100的截面视图。半导体封装100可以包括芯片载体110、安装在芯片载体110的第一(上)表面111上的第一半导体芯片120、以及安装在芯片载体110的第二(下)表面112上的第二半导体芯片130。芯片载体110的第一表面111和第二表面112被布置成与彼此相对。即，当第一半导体芯片120被安装在芯片载体110之上时，第二半导体芯片130被安装在芯片载体110之下。一般而言，如果在本文中没有明确相悖的说明，将第一半导体芯片120和/或第二半导体芯片130(或任何其他半导体芯片)安装在芯片载体110上可以提供芯片载体110到相应的半导体芯片120、130的电连接或者可以将相应的半导体芯片120、130与芯片载体110电绝缘。
第二半导体芯片130可以在横向方向上突出芯片载体110的边缘113之外。这样，第二半导体芯片130面对芯片载体110的第一表面131的部分131a在横向方向上突出芯片载体110的边缘113之外。第一表面131的部分131a可以不由芯片载体110覆盖，而第二半导体芯片130的第一表面131的剩余部分可以由芯片载体110完全或者部分地覆盖并且/或者机械固定到芯片载体110，更具体地被固定到其第二表面112。
第二半导体芯片130可以是电学上可以在其第一表面131的突出部分131a处接入的。第一电导体140可以被键合到形成于第二半导体芯片130的第一表面131的部分131a上的电极133。
举例而言，第二半导体芯片130可以是功率半导体芯片。功率半导体芯片可以例如被配置为功率晶体管，例如，功率MISFET、MOSFET、IGBT、JFET、HEMT、功率双极型晶体管、或者功率二极管。在功率MISFET、MOSFET或JFET的情况下，第一负载电极是源极电极，第二负载电极是漏极电极，并且第一电极是栅极电极。在IGBT的情况下，第一电极是栅极电极，第二电极是发射极电极，并且第三电极是集电极电极。在功率双极型晶体管的情况下，第一电极是基极电极，第二电极是发射极电极，并且第三电极是集电极电极。在所有这些和其他情况下，电极133可以是第二半导体芯片130的第一电极(即控制电极，诸如例如栅极或基极电极)。第二电极和第三电极的位置可以根据第二半导体芯片130的类型和设计而变化。举例而言，第二电极(例如源极或发射极电极)可以被布置在第二半导体芯片的第一表面131处，并且可以被机械连接且电连接到芯片载体110的第二表面112。第二电极和芯片载体110之间的导电连接可以借助于导电键合层(未示出)实现，该导电键合层可以例如包括或包含焊料、软焊料、扩散焊料、导电胶、纳米胶、烧结金属材料、或导电粘合剂。第三电极(例如，漏极或集电极电极)可以位于第二半导体芯片130的第二表面132处，或者还可以位于第二半导体芯片130的第一表面131处，并且可以被电连接且机械连接到芯片载体110。在后种情况下，即，如果第二电极和第三电极(即，负载电极)位于第二半导体芯片130的第一表面131处，则芯片载体110可以被分开为由在其间形成的狭缝(slit)分隔开的两个芯片焊盘区。否则，如果第三电极被布置在第二半导体芯片130的第二表面132处，则第三电极可以用作半导体器件封装100的外部端子。
关于第二半导体芯片130，在操作中，高于5、50、100、500或1000V的电压可以被施加在第二电极和第三电极之间。施加到第一电极的切换频率可以例如在从1kHz到100MHz的范围内，但也可以在该范围之外。
第一半导体芯片120和第二半导体芯片130以及芯片载体110可以可选地被部分地或完全地嵌入在形成包封件170的包封材料中。包封件170可以例如是模制材料或者层压材料。包封件170可以例如完全地覆盖第一半导体芯片120的上部第一表面121、芯片载体110、第一表面131的突出部分131a、以及第二半导体芯片130的侧表面。然而，第二半导体芯片的第二表面132可以部分地或完全地被包封件170暴露，以便在第二半导体芯片130的第二表面132处提供对其第三电极的可接入性，如果有的话。
参考图2，描述了诸如例如半导体器件封装100的半导体器件封装的顶视图。封装件170未示出，以便图示内部封装设计。应当注意的是图1应当被解释为沿图2的线A-A的截面视图。然而，在图1中图示的半导体器件封装100通常可以具有与图2中示出的特定示例不同的顶部视图设计。
半导体器件封装100可以具有矩形的形状或者轮廓。如图2所示，芯片载体110可以是器件载体(例如，引线框架)的芯片焊盘，该器件载体进一步包括端子焊盘，诸如例如第一端子焊盘115和多个第二端子焊盘116。第一端子焊盘115和第二端子焊盘116可以用作半导体器件封装100的外部端子。
第一电导体140可以被配置为将第二半导体芯片130的第一电极133耦合到第一端子焊盘115。第二电导体145可以被配置为将第二端子焊盘116耦合到第一半导体芯片120的电极。举例而言，第一半导体芯片120上的第二端子焊盘116耦合到其的电极，可以例如是I/O(输入/输出)电极或电源电极。第一半导体芯片120可以例如是配置以控制功率半导体芯片的逻辑芯片或驱动器芯片，该功率半导体芯片诸如例如是第二半导体芯片130或者并入在半导体器件封装100中的另外的功率半导体芯片(未示出)。
如图2所示，第一半导体芯片120可以并不横向上突出芯片载体110的边缘113之外。至少，第一半导体芯片120可以被放置在芯片载体110上、在不覆盖或者重叠第一电极133的位置上，该第一电极133在第二半导体芯片130的第一表面131的部分131a上。这样，第一电极133在诸如例如接线键合工艺之类的键合工艺期间保持可接入。该键合工艺可以包括将第二半导体芯片130上的电极133与例如第一端子焊盘115互连。它可以进一步包括将第一半导体芯片120上的电极与第二端子焊盘116互连。
参考图3，描述了从诸如例如图2的封装100的半导体器件封装的方向B的侧视图。在该视图中包封件170被假定是透明的。
芯片载体110和/或第一端子焊盘115和/或第二端子焊盘116可以具有台阶形设计并且可以分别提供芯片载体110和第一端子焊盘115的接触面112a、115a，该接触面112a、115a位于半导体器件封装100的底部处。接触面112a、115a可以用作半导体器件封装100的外部端子。进一步地，如已经提到的那样，第二半导体芯片130的第二表面132可以被设置有可以同时用作封装外部端子的芯片电极(未示出)。为了到达例如半导体器件封装100的平面底部表面171，芯片载体110的台阶高度可以大约与第二半导体芯片130加上布置在芯片载体110的第二(下)表面112和第二半导体芯片130的第一(上)表面131之间的任何键合层的厚度相同。
在第一半导体芯片120和第二半导体芯片130之间的芯片载体110的厚度可以是例如大于或等于100μm、200μm、300μm、400μm和500μm，并且/或者可以是例如小于或等于600μm、500μm、400μm、300μm和200μm。第二半导体芯片130的厚度可以小于或等于300μm、200μm和100μm。第二半导体芯片130可以具有约1mm至10mm乘以1mm至10mm的芯片面积。
举例而言，第一电导体140和第二电导体145是接线键合。为了允许约50μm或更少的低的弧轮廓(loop profile)，可以使用BSOB(球上键合压合(bond stitch on ball))技术。具体地，BSOB可以用于连接到第一(上)半导体芯片120的第二电导体145。BSOB是两步单循环(two-step one cycle)工艺。第一步是在其上待形成键合接线连接的表面上形成凸出的球凸件(stud ball bump)。第二步是逆向键合，其中球键合被键合到表面中，并且在球凸件顶上执行压合键合的形成。
图4图示了半导体器件封装200的顶视图。在半导体器件封装200中，连接到第二半导体芯片130的第一电极133的第一电导体140，进一步耦合到第一半导体芯片120的第一电极123。第一电极123可以是第一半导体芯片120的I/O电极或者驱动器信号输出电极。第一电导体140可以因此形成芯片到芯片的互连。此外，第一电导体140可以通过诸如例如BSOB之类的接线键合工艺形成。第一端子焊盘115可以被省略，或者半导体器件封装200可以还设置有如图2所示的连接到第二半导体芯片130的第一电极133的第一端子焊盘115。在后种情况下，第二半导体芯片130的第一电极133处的电压，可以由外部应用在半导体器件封装200的第一端子焊盘115(未示出)处接入。除了这些特征之外，半导体器件封装200可以与如图1至图3所描绘的半导体器件封装100相同，并且对上文的公开进行引用以避免重复。
图5图示了半导体器件封装300的顶视图。在半导体器件封装300中，第一半导体芯片120可以是功率半导体芯片，例如任何前述类型的功率半导体芯片。可以作为第一半导体芯片120的控制电极的第一半导体芯片120的第一电极123可以被电连接到第二端子焊盘116。第一半导体芯片120的第二电极124可以由第二电导体145连接到半导体器件封装300的第三端子焊盘117。第一半导体芯片120的第二电极124可以是负载电极，例如MISFET或者MOSFET的源极电极。第二电导体145可以例如是多个接线键合。
除了上文的特征之外，半导体器件封装300可以与半导体器件封装100或半导体器件封装200相同，并且对上文的公开进行引用以避免重复。
通常，第一半导体芯片120可以借助于导电键合层(未示出)被键合到芯片载体110，所描述的导电键合层可以例如包括或者包含焊料、软焊料、扩散焊料、导电胶、纳米胶、烧结金属材料或导电粘合剂。在这种情况下，芯片载体110可以被电连接且机械连接到第一半导体芯片120的负载电极(例如，漏极或集电极电极)。在其他实施例中，如果第一半导体芯片120具有水平结构(即在其底部第二表面122处不具有任何电极)，则在芯片载体110和第二半导体芯片120的第二表面122之间的键合层(未示出)可以例如包括或者包含非导电材料。这适用于其中第一半导体芯片120是不具有底侧电极的功率半导体芯片的实施方式以及其中第一半导体芯片120是不具有底侧电极的逻辑芯片或驱动器芯片的实施方式两者。
图6图示了半导体器件封装400的顶视图。在第一半导体芯片120可以是功率晶体管芯片的条件下，半导体器件封装400类似于半导体器件封装300。然而，第一半导体芯片120的第一电极123可以通过第一电导体140被连接到第二半导体芯片130的第一电极133。因此，类似于半导体器件封装200的设计，第一电导体140形成芯片到芯片的互连。第二半导体芯片130的第一电极133处的电压可以例如可以从半导体器件封装400的外部经由(可选的)第二端子焊盘116接入。此外，鉴于已经结合图1至图5所描述的特征，对半导体器件封装100、半导体器件封装200、半导体器件封装300的描述进行引用以便避免重复。
图7至图13是包括安装在芯片载体110的第二表面112上的第三半导体芯片150的半导体器件封装的示例性图示。如图7所示的半导体器件封装500包括具有安装第二半导体芯片130的第一芯片焊盘区、和安装第三半导体芯片150的第二芯片焊盘区的芯片载体110，其中第一芯片焊盘区和第二芯片焊盘区是邻接的(contiguous)，从而形成共享芯片焊盘(即，芯片载体110)。即，第二半导体芯片130和第三半导体芯片150可以机械地连接到芯片载体110，从而形成电连接第二半导体芯片130和第三半导体芯片150的一个整体的芯片焊盘。
第三半导体芯片150可以被安装在芯片载体110的第二表面112上，其中第三半导体芯片150面对芯片载体110的第一表面151的部分151a突出芯片载体110的边缘113之外。第二电导体160可以耦合到形成在第三半导体芯片150的第一表面151的突出部分151a上的电极153。
注意，上文鉴于第二半导体芯片130所描述的所有特征，特别是其定位、功能、电极、尺寸等，可以例如类似地适用于第三半导体芯片150。特别地，上文涉及第二半导体芯片130、第一表面131、部分131a、第二表面132、第一电极133和第一电导体140的公开可以类似地分别适用于第三半导体芯片150、第一表面151、部分151a、第二表面152、第一电极153和第一电导体160，并且对该说明进行引用以避免重复。
图8图示了示例性半导体器件封装600的截面视图。半导体器件封装600类似于半导体器件封装500，除了其上分别安装第一半导体芯片和第二半导体芯片的第一芯片焊盘区和第二芯片焊盘区由在其间形成的狭缝118分离之外，即，芯片载体110可以被分割为两个分隔开的、隔绝的(insular)芯片焊盘110a、110b，其中芯片焊盘110a提供用于安装第二半导体芯片130的第一芯片焊盘区，并且芯片焊盘110b提供用于安装第三半导体芯片150的第二芯片焊盘区。除此之外，对半导体器件封装500的描述以及半导体器件封装100至半导体器件封装400的描述进行引用，以至于通过引用并入半导体器件封装500的描述中。
此外，应当注意的是第一半导体芯片120可以是逻辑或驱动器芯片或者可以是半导体功率芯片。参考图9，第二半导体芯片130的第一电极133通过第一电导体140连接到第一端子焊盘115，并且第三半导体芯片150的第一电极153通过第二电导体160连接到第四端子焊盘119。
在半导体器件封装500中，第一半导体芯片120可以例如是逻辑或驱动器芯片。举例而言，多个电导体540可以形成例如将第一半导体芯片120的电极互连到第二半导体芯片130的电极的芯片到芯片导体。同样地，电导体560可以被配置为形成芯片到芯片的互连以将第一半导体芯片120的电极耦合到第三半导体芯片150的电极。电导体540、560可以例如是BOSB键合接线。
在半导体器件封装500中，第一半导体芯片120可以例如是功率半导体芯片。在这种情况下，多个电导体540可以形成例如将第一半导体芯片120的负载电极互连到第二半导体芯片130的负载电极的芯片到芯片导体。同样地，电导体560可以被配置为形成用于将第一半导体芯片120的负载电极耦合到第三半导体芯片150的负载电极的芯片到芯片互连。还是在这种情况下，电导体540、560可以例如是BOSB键合接线。
注意，在封装500中，不仅第一电极133、第一电极153(例如逻辑电极)分别位于第一表面131的突出部分131a和第一表面151的部分151a上，而且第二半导体芯片130和第三半导体芯片150的另外的电极(逻辑电极或负载电极)分别位于相应的部分131a、151a上并且是可以从顶部接入的。因此，分别凭借第二半导体芯片130、第三半导体芯片150的突出部分131a、151a，内部封装互连(到达第一半导体芯片120和/或到达端子焊盘115、116、117、119)容易制作，并且可以获得短的互连长度。进一步地，封装的底侧可以暴露第二半导体芯片130和第三半导体芯片150的负载电极，这可以显著地改善从封装的散热/排热。
应当注意的是第一半导体芯片120还可以是组合的功率半导体芯片和逻辑芯片。即，第一半导体芯片120可以包括功率切换电路系统和驱动器电路系统两者。
图10图示了半导体器件封装500从观察方向B的侧视图。参考图3的描述。另外，将第一半导体芯片120耦合到第二半导体芯片130的电导体540在图10中是可见的。
图11图示了示例性半导体器件封装600。半导体器件封装600类似于半导体器件封装500并且对上文的描述进行引用以便避免重复。在半导体器件封装600中，第一半导体芯片120是功率半导体芯片。第一半导体芯片120的第一电极123(例如，控制电极)通过电导体145(例如，键合接线)电连接到第二端子焊盘116，并且就这点而言对半导体器件封装300、半导体器件封装400进行引用。进一步地，类似于半导体器件封装500，第二半导体芯片130和第三半导体芯片150的第一电极133、第一电极153两者分别可以例如通过第一电导体140和第三电导体160分别电连接到第一端子焊盘115和第四端子焊盘119。在图12中图示了半导体器件封装600从观察方向B的视图。
图13图示了半导体器件封装700。除了第一半导体芯片120的负载电极通过接触夹(clip)740电耦合到第三端子焊盘117之外，半导体器件封装700类似于半导体器件封装600。接触夹740可以通过可以由前述材料(例如，焊料、软焊料、扩散焊料、导电胶、纳米胶、烧结金属材料、或导电粘合剂)中的一种材料制作的键合层(未示出)来机械连接且电连接到第一半导体芯片120的负载电极124(在图13中未示出)和半导体器件封装700的第三端子焊盘117。
参考图示了从观察方向B的半导体器件封装700的图14，接触夹740可以包括连接到第一半导体芯片120的(上)负载电极的第一键合部分740a和连接到第三端子焊盘117的第二键合部分740b。在键合部分740a和键合部分740b之间延伸的桥部分740c可以具有大于或等于例如100μm、200μm、300μm和400μm的厚度(即图14中的高度)。键合部分740a可以例如在厚度上大于桥部分740c。键合部分740a可以例如包括可以在半导体器件封装700的顶部处暴露的上表面部分741。换言之，接触夹740的上表面或部分上表面可以不由包封件700覆盖。接触夹740的暴露的上表面部分741允许将半导体器件封装700耦合到邻接半导体器件封装700的顶面布置的热沉。因此，虽然第二半导体芯片130和第三半导体芯片150的(底部)第三负载电极可以被直接焊接到用于电功能和热功能的应用板，但是上暴露表面部分741可以使得能够经由配置为耦合到其的热沉(未示出)实现良好的热冷却/排热性能。
应当注意的是包括(至少)布置在芯片载体110之下的第二半导体芯片130和第三半导体芯片150的半导体器件封装500、600、700中的所有都可以被配置为包括如图8所描绘的芯片载体110，即，具有通过狭缝118彼此分隔开的第一芯片焊盘110a和第二芯片焊盘110b。在这种情况下，第二半导体芯片130和第三半导体芯片150的第二(顶)侧负载电极未通过芯片载体110电互连，从而导致这些负载电极可以被设置为不同的电势。
进一步地，应当注意的是，针对具有例如至少三个半导体芯片的半导体器件封装500、600、700作为示例所描述的特征，也可以被实施在具有两个(或更多)半导体芯片的半导体器件封装100、200、300、400中。举例而言，接触夹740也可以被实现在半导体器件封装300和/或半导体器件封装400中。
根据图15，诸如例如半导体器件封装100之类的半导体器件封装的占位面积，可以例如包括芯片载体110的第二表面112的暴露部分112a、第一端子焊盘115的下表面的暴露部分115a、以及第二端子焊盘116的下表面的暴露部分116a。占位面积可以进一步包括第二半导体芯片130的暴露的第二表面132。图15中示出的占位面积可以用作半导体器件封装100的可以直接地焊接到应用板的安装表面。
图15的用于半导体器件封装100的占位面积类似于半导体器件封装200、300或400的占位面积(未示出)，除了如下几点：在半导体器件封装200占位面积中暴露部分115a被省略，在半导体器件封装300占位面积中第三端子焊盘117的下表面的暴露部分117a是可用的，以及在半导体器件封装400占位面积中暴露部分115a再次被省略。更具体地，图4、图5和图6中示出的引线配置，可以以与图2中示出的引线配置转换为图15中示出的暴露占位面积部分的配置相同的方式，转换为对应的暴露占位面积部分。具体地，在半导体器件封装300和半导体器件封装400中，第二半导体芯片130的暴露的第二表面132可以被设置有如上所描述的负载电极。
根据图16A，诸如例如半导体器件封装500的半导体器件封装的占位面积，可以例如包括芯片载体110的第二表面112的暴露部分112a、第一端子焊盘115的下表面的暴露部分115a、第四端子焊盘119的下表面的暴露部分119a、以及第二端子焊盘116的下表面的暴露部分116a。如果芯片载体110被分开(见图8)，则可以提供两个分隔开的暴露表面部分112a。进一步地，占位面积可以分别包括第一半导体芯片130和第二半导体芯片150的第二表面132和第二表面152。图15中示出的占位面积可以用作半导体器件封装500的可以被直接地焊接到应用板的安装表面。
图16B是类似于图16A的图示，除了示出了诸如例如半导体器件封装600或半导体器件封装700的半导体器件封装的占位面积之外。占位面积可以例如包括第一半导体芯片130和第二半导体芯片150的暴露第二表面132和暴露第二表面152、如上所描述的暴露部分112a、115a、119a、以及例如第三端子焊盘117的下表面的暴露部分117a。
图17图示了制造如本文所描述的半导体器件封装的示例性工艺的流程图。该工艺可以被应用到本文所公开的所有封装实施方式和封装类型。
在S1处，将第一半导体芯片(例如，半导体芯片120)安装到芯片载体(例如，芯片载体110)的第一表面上。
在S2处，将第二半导体芯片(例如，半导体芯片130和/或半导体芯片150)安装到芯片载体的第二表面上，其中第二表面与第一表面相对。第二半导体芯片面对芯片载体的第一表面的部分突出芯片载体的边缘之外。
应当注意到的是，可以在S2之前执行S1，或者可以首先执行S2并且然后执行S1。举例而言，如果首先执行S2，则在安装第二半导体芯片(以及可选地还有第三半导体芯片)之后，可以翻转芯片载体，并且然后可以在S1安装第一半导体芯片。
在S3处，将第一电导体键合到在第二半导体芯片的第一表面的突出部分上形成的电极(例如，电极133或电极153)。如已经提及的那样，可以在接线键合工艺期间执行第一电导体的键合。举例而言，例如参考半导体芯片封装500，第一半导体芯片120与第二半导体芯片130和例如第三半导体芯片150之间的接线键合540和接线键合560可以利用BSOB/安全键合来执行，并且到端子焊盘115、116、119的接线键合140、145、160可以通过普通接线键合来执行。通常来讲，虽然芯片到芯片的键合可以例如使用BSOB，但是芯片到端子的键合可以例如通过普通接线键合来执行。
然后，在制作内部封装互连之后，可以生成包封件700。举例而言，包封件700可以通过模制来生成。具体地，可以应用膜辅助模制(FAM)技术。膜辅助模制技术在模具中使用一个或两个塑性膜。在芯片载体和安装在其上的半导体芯片被加载到模具中之前，膜被插入到模具的内部表面中。然后，可以应用常见的制模工艺，诸如例如转移模制。
进一步的工艺可以包括引线剖光(finish)和修整(trim)、成型(form)和单个化(singulation)。修整、成型和单个化是一种将封装从封装阵列单个化出来的方法。通常，修整和成型用于有引线封装(其中外部端子突出腔体类型封装)，而单个化用于无引线封装，诸如举例而言在本文中示出的各种示例中描述的那些。
虽然本文已经图示和描述了特定实施例，但是本领域技术人员将要领会的是，在不脱离本发明的范围的情况下，各种备选和/或等价实施方式可以替代示出和描述的特定实施例。举例而言，代替接触夹，也有可能使用接触带(ribbon)。本申请旨在涵盖本文所讨论的特定实施例的任何改变或变化。因此，本发明意在仅由权利要求书及其等价方案限制。

Claims (22)

1.一种半导体器件，包括：
芯片载体，具有第一表面和与所述第一表面相对的第二表面；
第一半导体芯片，安装在所述芯片载体的所述第一表面上；
第二半导体芯片，安装在所述芯片载体的所述第二表面上，其中所述第二半导体芯片的第一表面的部分突出所述芯片载体的边缘之外，所述第二半导体芯片的所述第一表面面对所述芯片载体；
第一电导体，耦合到形成在所述第二半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的电极；以及
包封件，将所述第一半导体芯片和所述第二半导体芯片嵌入，并且暴露所述第二半导体芯片的与所述第二半导体芯片的所述第一表面相对的第二表面。
2.根据权利要求1所述的半导体器件，其中所述第一电导体进一步耦合到所述半导体器件的第一外部端子。
3.根据权利要求1所述的半导体器件，其中所述第一电导体进一步耦合到所述第一半导体芯片的第一电极。
4.根据权利要求3所述的半导体器件，其中所述第一半导体芯片是逻辑芯片或者驱动器芯片，并且所述第一半导体芯片的所述第一电极是输入/输出电极或者驱动器信号电极。
5.根据权利要求3所述的半导体器件，其中所述第一半导体芯片是功率半导体芯片，并且所述第一半导体芯片的所述第一电极是控制电极或者负载电极。
6.根据权利要求1所述的半导体器件，进一步包括：
电互连，在所述第一半导体芯片的第二电极与所述半导体器件的第二外部端子之间。
7.根据权利要求6所述的半导体器件，其中所述第一半导体芯片是功率半导体芯片，并且所述第一半导体芯片的所述第二电极是负载电极。
8.根据权利要求6所述的半导体器件，其中所述电互连包括键合接线、接触夹、或者接触带。
9.根据权利要求1所述的半导体器件，其中所述第二半导体芯片是功率半导体芯片，并且形成在所述第二半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的所述电极是控制电极。
10.根据权利要求1所述的半导体器件，进一步包括：
形成在与所述第二半导体芯片的所述第一表面相对的所述第二半导体芯片的第二表面上的电极。
11.根据权利要求10所述的半导体器件，其中所述包封件暴露出形成在所述第二半导体芯片的所述第二表面上的所述电极。
12.根据权利要求1所述的半导体器件，进一步包括：
第三半导体芯片，安装在所述芯片载体的所述第二表面上，其中所述第三半导体芯片的第一表面的部分突出所述芯片载体的边缘之外，所述第三半导体的所述第一表面面对所述芯片载体；以及
第二电导体，耦合到形成在所述第三半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的电极。
13.根据权利要求12所述的半导体器件，其中所述第二电导体进一步地耦合到所述半导体器件的第三外部端子，或者耦合到所述第一半导体器件的第三电极。
14.根据权利要求12所述的半导体器件，其中所述第三半导体芯片是功率半导体芯片，并且形成在所述第三半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的所述电极是控制电极。
15.根据权利要求12所述的半导体器件，进一步包括：
包封件，嵌入有所述第一半导体芯片、所述第二半导体芯片、和所述第三半导体芯片，其中所述包封件暴露出形成在与所述第三半导体芯片的所述第一表面相对的所述第三半导体芯片的第二表面上的电极。
16.根据权利要求12所述的半导体器件，其中所述芯片载体包括安装所述第二半导体芯片的第一芯片焊盘区、和安装所述第三半导体芯片的第二芯片焊盘区，其中所述第一芯片焊盘区与所述第二芯片焊盘区邻接，从而形成共享的芯片焊盘。
17.根据权利要求12所述的半导体器件，其中所述芯片载体包括安装所述第二半导体芯片的第一芯片焊盘区、和安装所述第三半导体芯片的第二芯片焊盘区，其中所述第一芯片焊盘区和所述第二芯片焊盘区被布置为具有在其间形成的狭缝。
18.根据权利要求1所述的半导体器件，其中所述第二半导体芯片的所述第一表面的所述部分在第一方向上突出所述芯片载体的所述边缘之外，并且
其中所述芯片载体在与所述第一方向垂直的第二方向上提供所述芯片载体的接触面，所述接触面通过所述包封件被暴露并且用作所述半导体器件的外部端子。
19.一种制造半导体器件的方法，所述方法包括：
将第一半导体芯片安装到芯片载体的第一表面上；
将第二半导体芯片安装到所述芯片载体的第二表面上，所述第二表面与所述第一表面相对，其中所述第二半导体芯片的第一表面的部分突出所述芯片载体的边缘之外，所述第二半导体芯片的所述第一表面面对所述芯片载体；
将第一电导体键合到形成在所述第二半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的电极；以及
形成包封件，所述包封件将所述第一半导体芯片和所述第二半导体芯片嵌入，并且暴露所述第二半导体芯片的与所述第二半导体芯片的所述第一表面相对的第二表面。
20.根据权利要求19所述的方法，其中在安装了所述第二半导体芯片之后，翻转所述芯片载体，并且在此之后，安装所述第一半导体芯片。
21.根据权利要求19所述的方法，进一步包括：
将第三半导体芯片安装到所述芯片载体的所述第二表面上，其中所述第三半导体芯片的第一表面的部分突出所述芯片载体的边缘之外，所述第三半导体芯片的所述第一表面面对所述芯片载体；以及
将第二电导体键合到形成在所述第三半导体芯片的所述第一表面的突出所述芯片载体的所述边缘之外的所述部分上的电极。
22.根据权利要求19所述的方法，其中所述第二半导体芯片的所述第一表面的所述部分在第一方向上突出所述芯片载体的所述边缘之外，并且
其中所述芯片载体在与所述第一方向垂直的第二方向上提供所述芯片载体的接触面，所述接触面通过所述包封件被暴露并且用作所述半导体器件的外部端子。
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