CN104881312B - 一种fpga逻辑代码迭代升级的方法及电路 - Google Patents
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Abstract
本发明公开了一种FPGA逻辑代码迭代升级的方法及电路；属于电子电路技术领域；其技术要点包括下述步骤：系统上电，状态监测电路工作在默认状态“0000”模式，选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道，FPGA芯片从启动分区中加载初始化配置数据，启动系统；系统接收到升级命令，状态监测电路进入状态“0001”模式，选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道；FPGA芯片接收到系统配置文件并保存到校验缓存分区；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；本发明旨在提供一种使用方便、效果良好的FPGA逻辑代码迭代升级的方法及电路；用于FPGA升级。
Description
技术领域
本发明涉及一种升级的方法及电路，更具体地说，尤其涉及一种FPGA逻辑代码迭代升级的方法及电路。
背景技术
现有的FPGA逻辑代码的在线升级方法存在：错误逻辑代码文件升级有效，错误逻辑代码文件升级后，系统会瘫痪；所谓的错误文件是指代码功能不正常，错误逻辑代码文件会导致系统不可启动，系统启动后不可再升级等现象，导致在线升级功能失效，板卡功能失效。产品瘫痪，会使采用FPGA芯片的功能模块无法工作；特别在用户现场，需要工程人员拆卸板卡通过专用下载器，重新升级固件，费时费劲。对于互联型，采用多块FPGA芯片的产品所组成的系统，在用户现场，存在有意或无意的误操作，导致成百上千的FPGA板卡，在错误逻辑代码文件升级有效的情况下，导致大系统瘫痪的可能，及风险。
发明内容
本发明的目的在于针对上述现有技术的不足，提供一种使用方便、效果良好的FPGA逻辑代码迭代升级的方法及电路。
本发明的技术方案是这样实现的：一种FPGA逻辑代码迭代升级的方法，其中包括下述步骤：
(1)系统上电，状态监测电路工作在默认状态“0000”模式，选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道，FPGA芯片从启动分区中加载初始化配置数据，启动系统；
(2)系统接收到升级命令，状态监测电路进入状态“0001”模式，选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道；FPGA芯片接收到系统配置文件并保存到校验缓存分区；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(3)系统成功保存配置文件后，状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片从校验缓存分区中加载配置文件，启动系统；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(4)FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式，选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片二次接收升级配置文件，并将所接收的升级文件缓存至内存，同时从校验缓存分区中读取配置文件至内存；对比两次接收的升级配置文件是否一致，若不一致，系统将因超时而返回默认状态，并提示升级失败；
(5)若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式，选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式，升级成功，提示状态。
上述的一种FPGA逻辑代码迭代升级的方法中，步骤(1)中选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平。
上述的一种FPGA逻辑代码迭代升级的方法中，步骤(2)中系统接收到升级命令，状态监测电路进入状态“0001”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0001”模式；选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平。
上述的一种FPGA逻辑代码迭代升级的方法中，步骤(3)中系统成功保存配置文件后，状态监测电路进入状态“0010”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
上述的一种FPGA逻辑代码迭代升级的方法中，步骤(4)中FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0011”模式；选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和分区切换开关的开关选择端设置为高电平，模拟开关的使能控制端和分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
上述的一种FPGA逻辑代码迭代升级的方法中，步骤(5)中若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0100”模式；选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路，状态监测电路进入状态“0000”模式。
一种FPGA逻辑代码迭代升级方法专用的电路，包括FPGA芯片，其中所述FPGA芯片连接有状态监测电路，状态监测电路分别与模拟开关和分区切换开关连接，模拟开关与分区切换开关连接；在模拟开关上设有第一数据通道和第二数据通道；在分区切换开关上设有启动分区通道和校验缓存分区通道；FPGA芯片的配置管脚与模拟开关的第一数据通道连接；分区切换开关的启动分区通道与启动分区连接；所述FPGA芯片的通用管脚与模拟开关的第二数据通道连接，分区切换开关的校验缓存分区通道与校验缓存分区连接。
上述的一种FPGA逻辑代码迭代升级方法专用的电路中，FPGA芯片上的CONF_W引脚与状态监测电路的输入端连接；状态监测电路的F端口与FPGA芯片的FLAG_R引脚连接，状态监测电路的RL#与FPGA芯片的PROGROM_B引脚连接；状态监测电路的QS2与模拟开关的开关选择端连接，状态监测电路的QE2与模拟开关的使能控制端连接，状态监测电路的QS1与分区切换开关的开关选择端连接，状态监测电路的QE1与分区切换开关的使能控制端连接。
本发明采用上述结构后，利用启动分区和校验缓存分区使系统在升级时，启动分区是用于存储程序正常加载的启动配置代码的外部存储器，校验缓存分区是用于存放程序在在线升级过程中，缓存所接收的升级文件的外部存储器；通过启动分区、校验缓存分区和FPGA芯片配合能够对接收的升级文件进行识别，系统将阻止错误代码升级，并将FPGA芯片覆盖上原有的正常代码，保证系统升级的健壮性，避免错误文件被加载到FPGA芯片内，造成系统瘫痪、芯片损坏等重大问题。
附图说明
下面结合附图中的实施例对本发明作进一步的详细说明，但并不构成对本发明的任何限制。
图1是本发明的电路结构示意图；
图2是本发明的内部状态逻辑表；
图3是本发明的升级状态图。
图中：FPGA芯片1、状态监测电路2、模拟开关3、分区切换开关4、启动分区5、校验缓存分区6。
具体实施方式
参阅图1至图3所示，本发明的一种FPGA逻辑代码迭代升级的方法，其中包括下述步骤：
(1)系统上电，状态监测电路工作在默认状态“0000”模式，选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道，FPGA芯片从启动分区中加载初始化配置数据，启动系统；
(2)系统接收到升级命令，状态监测电路进入状态“0001”模式，选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道；FPGA芯片接收到系统配置文件并保存到校验缓存分区；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(3)系统成功保存配置文件后，状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片从校验缓存分区中加载配置文件，启动系统；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(4)FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式，选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片二次接收升级配置文件，并将所接收的升级文件缓存至内存，同时从校验缓存分区中读取配置文件至内存；对比两次接收的升级配置文件是否一致，若不一致，系统将因超时而返回默认状态，并提示升级失败；
(5)若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式，选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式，升级成功，提示状态。
在本发明中，步骤(1)中选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平。
在本发明中，步骤(2)中系统接收到升级命令，状态监测电路进入状态“0001”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0001”模式；选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平。
在本发明中，步骤(3)中系统成功保存配置文件后，状态监测电路进入状态“0010”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
在本发明中，步骤(4)中FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0011”模式；选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和分区切换开关的开关选择端设置为高电平，模拟开关的使能控制端和分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
在本发明中，步骤(5)中若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0100”模式；选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路，状态监测电路进入状态“0000”模式。
如图1电路结构示意图所示，一种FPGA逻辑代码迭代升级方法专用的电路，包括FPGA芯片1，其中所述FPGA芯片1连接有状态监测电路2，状态监测电路2分别与模拟开关3和分区切换开关4连接，模拟开关3与分区切换开关4连接；在模拟开关3上设有第一数据通道和第二数据通道；在分区切换开关4上设有启动分区通道和校验缓存分区通道；FPGA芯片1的配置管脚与模拟开关3的第一数据通道连接；分区切换开关4的启动分区通道与启动分区5连接；所述FPGA芯片1的通用管脚与模拟开关3的第二数据通道连接，分区切换开关4的校验缓存分区通道与校验缓存分区6连接。
在本实施例中，启动分区5和校验缓存分区6均为外部的配置存储器。启动分区指用于程序正常加载时候的启动配置代码，所存放的外部flash。存储的是在FPGA上电加载的逻辑配置文件，即FPGA内部其间的连线文件；校验缓存分区指用于程序在在线升级过程中，缓存所接收的升级文件，所存放的外部flash。校验缓存分区用来接收升级文件，也就是更新的逻辑配置文件，本发明为了不让新的配置文件直接覆盖原有逻辑配置文件，而定义了校验缓存分区；因为直接覆盖原有逻辑配置文件会导致系统升级错误，而使原有FPGA系统不可修复。校验缓存分区内的新逻辑配置文件通过本专利的实现方案，完成稳定性，健壮性更好的升级策略。
在图1中，OE为使能控制端，SELECT为开关选择端，用于选取模拟开关3或分区切换开关4上的通道。模拟开关3上的1B1-1A、2B1-2A、3B1-3A、4B1-4A为模拟开关3的第一数据通道，1B2-1A、2B2-2A、3B2-3A、4B2-4A为模拟开关3的第二数据通道。分区切换开关4上的1A-1B1、1A-2B1、1A-3B1、1A-4B1为分区切换开关4的启动分区通道，1A-1B2、1A-2B2、1A-3B2、1A-4B2为分区切换开关4的校验缓存分区通道。
CFG_CLK、CFG_MOSI、CFG_MISO、CFG_CS为FPGA芯片1的配置管脚，SPI_CLK、SPI_MOSI、SPI_MISO、SPI_CS为FPGA芯片1的通用管脚。
FPGA芯片上的Progrom_B管脚为FPGA自定义复位输入管脚，当存在负脉冲信号时，FPGA芯片将复位，重新加载配置文件；FLAG_R管脚为FPGA自定义升级状态输入管脚，高电平表示升级过程正在进行中，低电平为普通电平，用于辅助FPGA识别当前的FPGA所处状态；CONF_W管脚为升级状态触发输出管脚，用于FPGA的输出脉冲给状态监测电路，用于整个配置文件升级的状态切换。
状态监测电路中RL#管脚跟FPGA的Progrom_B管脚连接，用于输出负脉冲，触发FPGA的复位功能；F端口跟FPGA的FLAG_R管脚连接，用于输出当前是否处于正在升级过程中状态；A#管脚跟FPGA的CONF_W管脚连接，用于接收FPGA芯片发送的状态切换脉冲。QE1,QS1,QE2,QS2为状态监测电路的输出端，用于开关的选择，当QE1为低电平，QS1为低电平时，选通“分区切换开关”B1通道；当QE1为低电平，QS1为高电平时，选通“分区切换开关”B2通道；当QE2为低电平，QS2为低电平时，选通“模拟开关”B1通道；当QE2为低电平，QS2为高电平时，选通“模拟开关”B2通道。
FPGA芯片1上的CONF_W引脚与状态监测电路2的输入端连接；状态监测电路2的F端口与FPGA芯片1的FLAG_R引脚连接，状态监测电路2的RL#与FPGA芯片1的PROGROM_B引脚连接；状态监测电路2的QS2与模拟开关3的开关选择端连接，状态监测电路2的QE2与模拟开关3的使能控制端连接，状态监测电路2的QS1与分区切换开关4的开关选择端连接，状态监测电路2的QE1与分区切换开关4的使能控制端连接。
使用时，启动系统后，系统将按照步骤(1-5)运行，将原有的正常代码保存至启动分区，对升级配置文件进行存储、对比，若代码检验无错误，系统升级成功，将无错误的升级配置文件保存至启动分区；若代码检验发现错误或在运行步骤(2-4)的过程中发生超时，系统升级失败，FPGA芯片1覆盖原有的正常代码。本发明具有以下优点：1、FPGA芯片1在线升级后，代码能够启动，能够对功能寄存器具有读写一致性，所述的功能寄存器读写一致性，是指新升级的配置代码与第一次接受的数据完全一致。2、FPGA在线升级后，能够再次接收新版本的升级程序，即新升级的程序仍具有升级功能。
以上所举实施例为本发明的较佳实施方式，仅用来方便说明本发明，并非对本发明作任何形式上的限制，任何所属技术领域中具有通常知识者，若在不脱离本发明所提技术特征的范围内，利用本发明所揭示技术内容所作出局部更动或修饰的等效实施例，并且未脱离本发明的技术特征内容，均仍属于本发明技术特征的范围内。
Claims (8)
1.一种FPGA逻辑代码迭代升级的方法，其特征在于，包括下述步骤：
(1)系统上电，状态监测电路工作在默认状态“0000”模式，选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道，FPGA芯片从启动分区中加载初始化配置数据，启动系统；
(2)系统接收到升级命令，状态监测电路进入状态“0001”模式，选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道；FPGA芯片接收到系统配置文件并保存到校验缓存分区；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(3)系统成功保存配置文件后，状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片从校验缓存分区中加载配置文件，启动系统；若不能在约定的时间内切换状态，系统将因超时而返回默认状态，并提示升级失败；
(4)FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式，选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片二次接收升级配置文件，并将所接收的升级文件缓存至内存，同时从校验缓存分区中读取配置文件至内存；对比两次接收的升级配置文件是否一致，若不一致，系统将因超时而返回默认状态，并提示升级失败；
(5)若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式，选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道，从状态监测电路中输出信号至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式，升级成功，提示状态。
2.根据权利要求1所述的一种FPGA逻辑代码迭代升级的方法，其特征在于，步骤(1)中选通模拟开关的第一数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平。
3.根据权利要求1所述的一种FPGA逻辑代码迭代升级的方法，其特征在于，步骤(2)中系统接收到升级命令，状态监测电路进入状态“0001”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0001”模式；选通模拟开关的第二数据通道连通，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平。
4.根据权利要求1所述的一种FPGA逻辑代码迭代升级的方法，其特征在于，步骤(3)中系统成功保存配置文件后，状态监测电路进入状态“0010”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0010”模式；选通模拟开关的第一数据通道，选通分区切换开关切换至校验缓存分区通道具体为：模拟开关的开关选择端和使能控制端设置为低电平，分区切换开关的开关选择端设置为高电平，分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
5.根据权利要求1所述的一种FPGA逻辑代码迭代升级的方法，其特征在于，步骤(4)中FPGA芯片监测到系统处于升级校验状态，状态监测电路进入状态“0011”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0011”模式；选通模拟开关的第一数据通道，选通分区切换开关的校验缓存分区通道具体为：模拟开关的开关选择端和分区切换开关的开关选择端设置为高电平，模拟开关的使能控制端和分区切换开关的使能控制端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片。
6.根据权利要求1所述的一种FPGA逻辑代码迭代升级的方法，其特征在于，步骤(5)中若两次接收的升级配置文件一致，状态监测电路进入状态“0100”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路使状态监测电路进入状态“0100”模式；选通模拟开关的第二数据通道，选通分区切换开关的启动分区通道具体为：模拟开关的使能控制端和开关选择端设置为低电平，分区切换开关的使能控制端和开关选择端设置为低电平；从状态监测电路中输出信号至FPGA芯片具体为：从状态监测电路中F端口输出高电平至FPGA芯片；FPGA芯片将系统配置文件写入启动分区，状态监测电路进入“0000”模式具体为：FPGA芯片从CONF_W管脚输出一个脉冲至状态监测电路，状态监测电路进入状态“0000”模式。
7.一种FPGA逻辑代码迭代升级方法专用的电路，包括FPGA芯片(1)，其特征在于，所述FPGA芯片(1)连接有状态监测电路(2)，状态监测电路(2)分别与模拟开关(3)和分区切换开关(4)连接，模拟开关(3)与分区切换开关(4)连接；在模拟开关(3)上设有第一数据通道和第二数据通道；在分区切换开关(4)上设有启动分区通道和校验缓存分区通道；FPGA芯片(1)的配置管脚与模拟开关(3)的第一数据通道连接；分区切换开关(4)的启动分区通道与启动分区(5)连接；所述FPGA芯片(1)的通用管脚与模拟开关(3)的第二数据通道连接，分区切换开关(4)的校验缓存分区通道与校验缓存分区(6)连接。
8.根据权利要求7所述的一种FPGA逻辑代码迭代升级方法专用的电路，其特征在于，FPGA芯片(1)上的CONF_W引脚与状态监测电路(2)的输入端连接；状态监测电路(2)的F端口与FPGA芯片(1)的FLAG_R引脚连接，状态监测电路(2)的RL#与FPGA芯片(1)的PROGROM_B引脚连接；状态监测电路(2)的QS2与模拟开关(3)的开关选择端连接，状态监测电路(2)的QE2与模拟开关(3)的使能控制端连接，状态监测电路(2)的QS1与分区切换开关(4)的开关选择端连接，状态监测电路(2)的QE1与分区切换开关(4)的使能控制端连接。
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