CN104850692B - 一种用于芯片设计的智能布线系统设计方法 - Google Patents
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Abstract
本发明公开了一种用于芯片设计的智能布线系统设计方法，步骤为：1，提取画线工具所需的输入信息，形成初始信息文本；2，对初始信息文本进行解析，读取pin、I/O PAD信息；3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；4，对pin_name和I/O PAD_name进行匹配；5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；6，进行结果输出和检查。本发明实现了快速智能布线，大大降低人工工作量，提高设计效率，有效保证画线正确性及规整性。
Description
技术领域
本发明属于集成电路中版图设计技术领域，尤其涉及一种用于芯片设计的智能布线系统设计方法。
背景技术
在芯片设计中，版图中对逻辑连接进行实际的物理连接是一项耗费人力资源的事情，手工进行连线既费时又容易出现问题，且整个版图的连线风格不容易保持一致。
发明内容
为了解决上述，本发明提出了一种用于芯片设计的智能布线系统设计方法，实现了快速布线，大大降低人工工作量，提高设计效率，有效保证画线正确性及规整性。
本发明提出的一种用于芯片设计的智能布线系统设计方法，包括以下步骤：
步骤1，提取画线工具所需的输入信息，形成初始信息文本；
步骤2，对初始信息文本进行解析，读取pin(引脚)、I/O PAD(输入/输出焊盘)信息；
步骤3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；
步骤4，对pin_name(引脚名)和I/O PAD_name(输入/输出焊盘名)进行匹配；
步骤5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；
步骤6，进行结果输出和检查。
优选的，上述步骤6包括：
步骤61，利用坐标归一化变换进行可视化结果展示：在某一确定观察空间内展示布线结果，如果超出该展示空间的坐标需要进行归一化变换，平移至该观察空间可表示坐标内并将其展示出来；
步骤62，可视化结果展示系统输出和其按照画线工具的语法要求生成对应脚本；
步骤63，通过DRC(设计规则检查)对对应GDS(图像数据库系统)版图结果进行合法性检查。
优选的，在CMOS工艺芯片设计中，所述的I/O PAD为bump(凸点)。
优选的，步骤3中所述的分组利用每个组的共性进行区分。
优选的，所述每组内bump个数不超过预定值。
本发明能够自动生成后端工具能够识别的画线脚本用于连线，大大减少人工工作量，减少出错机会，提高效率，且能有效保证画线正确性及规整性。
附图说明
图1是智能布线系统结构示意图；
图2是获取输入脚本流程图；
图3是部分原始未分组输出数据结果示意图；
图4是部分分组后输出结果示意图；
图5是可视化结果展示截图；
图6是部分智能布线系统最终获得的脚本内容示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
以下以某40nm CMOS工艺DSP芯片进行一千七百多组pin和bump物理连接作为具体实施案例，对本发明进一步详细说明。
本实施案例中，画线工具采用的是Synopsys公司的ICC(IC Compiler)工具，虚拟数据生成系统、智能布线主系统采用C语言实现，可视化结果展示系统采用OpenGL画图展示，DRC合法性检查采用Mentor公司的Calibre工具。
图1为该智能布线系统结构示意图，包括画线工具输入信息提取系统101、虚拟数据生成系统102、智能布线主系统103，根据提取输入信息脚本104从画线工具输入信息提取系统101中获取需要的初始信息105，包括未分组的pin、bump的初始基本信息：对角坐标信息、net_name(线网名)，pin/bump的full_name(引脚/凸点的全称)。虚拟数据生成系统102在测试阶段可以生成虚拟数据供智能布线主系统103测试使用，该虚拟数据属性与画线工具输入信息提取系统101生成的初始信息105的属性一样。画线工具输入信息提取系统101或者测试阶段使用的虚拟数据生成系统102将获取的初始信息提供给智能布线主系统103使用，智能布线主系统103的功能主要包括：
(1)文本解析子系统，对画线工具输入信息提取系统101或者虚拟数据生成系统102提供的初始信息文本进行解析，读取pin、bump信息；
(2)智能分组子系统：计算pin和bump对应关系，根据其位置关系和初始信息对其进行分组，抓住每个组的共性，利用此区分组，如组内bump个数不超过一个预定值；
(3)组内线生成子系统：进行pin和bump的连线，对pin_name和bump_name进行匹配，对组内多个同名电源线问题采用启发式算法，先画靠近bump的线，保证可连通性；
(4)旋转及逆旋转变换子系统：由于芯片有上下左右四个方向，为了布线方便，四个方向可以归一化即旋转至某一特定方向进行处理，处理完成再将计算结果反旋转至其实际方向，这样做就只需实现一种方向的组内线生成子系统，简化智能布线系统设计；
(5)坐标归一化变换：坐标归一化变换是为可视化结果展示系统106设计的，因为可视化结果展示系统106在某一确定观察空间内展示pin、bump、net(线网)间的相对位置关系，如果超出该展示空间的坐标需要进行归一化变换，平移至该观察空间可表示坐标内并将其展示出来；
(6)结果输出：包括两种结果输出形式，一种是可视化结果展示系统106输出，在某一确定观察空间内展示pin、bump、net间的相对位置关系，便于进行快速检验、迭代分析，及时发现错误并解决，提高调试效率；另一种是画线工具需要的输出脚本107，其按照画线工具的语法要求生成对应脚本，将需要进行连接的pin和bump相连，画线工具调用该输出脚本生成对应连线之后生成GDS的版图数据，用于DRC合法性检查108，检查所画连线有没有DRC错误，如果没有问题则该布线工作结束，如果存在问题需要根据具体情况进行问题排查，解决问题，所有DRC问题都解决，则画线工具结束，一般情况下，如果智能布线系统初始约束和需求定义清楚明晰，利用该系统进行的连线不会存在DRC问题，如果产生DRC问题需要检查需求定义与系统实现是否一致。
本实施例的具体流程如下：
获取输入脚本，如图2所示，首先获取芯片中所有bump和pin信息，然后从中查找需要进行画线的bump和pin，去除掉不需要进行画线的bump和pin，获取位于左、右、上、下的bump和pin的net_name、full_name、对角坐标，最后以规定格式输出bump和pin的信息，获取的部分输出结果如图3所示。
智能布线主系统的文本解析子系统对从ICC导出的原始数据进行分组，从中将bump和pin按格式解析进程序内存。智能分组子系统对文件解析子系统获取的数据进行智能分组，根据不同方向及初始的pin、bump信息，自动建立分组，自动分组抓住每个组的共性，组间的区别，利用此区分组，如组内bump个数不超过一个预定值，分组后部分输出结果如图4所示。
组内线生成子系统对pin_name和bump_name进行匹配；芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近bump的线，保证可连通性；处理完成再将计算结果反旋转至其实际方向，完成布线。支持信号线、电源线、差分线等多种走线类型，线宽、间隔等进行全局宏参数定义，便于修改和复用。
旋转及逆旋转变换子系统和坐标归一化变换对bump和pin的坐标进行旋转和平移，旋转子系统将坐标归一化至标准方向，便于分组；坐标平移子系统将坐标平移至某一确定观察空间内，方便观察调试，发现pin、bump、net间的相对位置关系，及时发现错误。
结果输出的可视化结果展示系统方便观察画线正确性，提高迭代效率，部分结果展示如图5所示，包括pin在左侧的组内5组bump和pin的展示图501，pin在左侧的组内4组bump和pin的差分信号展示图502，pin在下侧的组内7组bump和pin的展示图503，pin在右侧的组内7组bump和pin的展示图504，pin在左侧的组内7组bump和pin的展示图505，pin在上侧的组内7组bump和pin的展示图506。结果输出的Tcl脚本直接用于ICC画线使用，部分脚本内容如图6所示。
在ICC中输入智能布线系统生成的脚本，会将相应bump和pin进行连接。将连好线的版图生成GDS的版图数据，用Calibre进行DRC合法性检查，如果没有问题，布线完毕，如果存在问题需要进行以上内容迭代，发现解决问题，最终完成布线。
在测试阶段，用虚拟数据生成系统生成12种测试模式，测试智能布线系统设计正确性，此12中测试模式为上下左右每个方向上差分线，5组bump和pin以及7组bump和pin工作模式。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种用于芯片设计的智能布线系统设计方法，其特征在于，包括以下步骤：
步骤1，提取画线工具所需的输入信息，形成初始信息文本；
步骤2，对初始信息文本进行解析，读取pin、I/O PAD信息；
步骤3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；
步骤4，对pin_name和I/O PAD_name进行匹配；
步骤5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；
步骤6，进行结果输出和检查。
2.如权利要求1所述的一种用于芯片设计的智能布线系统设计方法，其特征在于，上述步骤6包括：
步骤61，利用坐标归一化变换进行可视化结果展示：在某一确定观察空间内展示布线结果，如果有超出展示空间的坐标，需要进行归一化变换，平移至该观察空间可表示坐标内并将其展示出来；
步骤62，可视化结果展示系统输出和其按照画线工具的语法要求生成对应脚本；
步骤63，通过DRC对对应GDS版图结果进行合法性检查。
3.如权利要求2所述的一种用于芯片设计的智能布线系统设计方法，其特征在于，所述的I/O PAD为bump。
4.如权利要求3所述的一种用于芯片设计的智能布线系统设计方法，其特征在于，步骤3中所述的分组利用每个组的共性进行区分。
5.如权利要求4所述的一种用于芯片设计的智能布线系统设计方法，其特征在于，所述每组内bump个数不超过预定值。
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