CN104777414B - 集成电路及用于测试集成电路的方法 - Google Patents

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Abstract

本文中揭示集成电路及用于测试集成电路的方法。集成电路(100)的实施例包含微处理器(102)及可由所述微处理器(102)存取的存储器(104)。所述集成电路(100)还包含可重新配置逻辑(106)，其中用于测试所述微处理器(102)及存储器(104)中的至少一者的第一测试程序可加载到所述可重新配置逻辑(106)上。至少一个其它程序可在所述第一测试程序运行之后加载到所述可重新配置逻辑(106)中。

Description

集成电路及用于测试集成电路的方法
技术领域
本申请案涉及集成电路。
背景技术
随着集成电路(IC)变得更复杂，IC上的组件的数目增加。组件的数目的此增加要求生产后测试需为更广泛的以测试IC上的更大数目个组件。生产后测试的部分用于测试IC中的门及其它组件。一种测试方法包含测试组件的第一测试及测试IC上的用户特定项的第二测试。用户特定项可为IC上的编程或逻辑。
制作IC，其中其区域的一部分专用于生产后测试。IC的此部分通常称为“经设计用于测试”逻辑或DFT逻辑。DFT逻辑在生产之后经起始且执行指令以对IC中的组件执行测试且输出测试的结果。DFT逻辑可用掉IC的区域的10％到20％且仅用于生产后测试目的。
发明内容
本文中揭示集成电路及用于测试集成电路的方法。集成电路的实施例包含微处理器及可由所述微处理器存取的存储器。所述集成电路还包含可重新配置逻辑，其中用于测试所述微处理器及存储器中的至少一者的第一测试程序可加载到所述可重新配置逻辑上。至少一个其它程序可在所述第一测试程序运行之后加载到所述可重新配置逻辑中。
附图说明
图1是集成电路的实施例的框图。
图2是描述在图1的IC上进行的测试过程的实施例的流程图。
图3是描述在图2的IC上进行的测试过程的实施例的流程图，其中将第二测试程序加载到可重新配置逻辑中。
图4是描述用于测试IC的实施例的流程图。
具体实施方式
本文中揭示集成电路(IC)及测试IC的方法。IC具有在生产之后对IC中的组件执行测试的逻辑。此逻辑有时称为“经设计用于测试”逻辑或DFT逻辑。常规IC中的DFT逻辑为用掉IC的区域的一部分的硬接线逻辑。硬接线逻辑为制作到IC中且在制作之后不可被改变的逻辑。本文中所揭示的IC使用可重新配置逻辑作为DFT逻辑。可重新配置逻辑有时称为可重新配置计算、自适应逻辑及自适应计算。可重新配置逻辑包含可动态地重新接线的逻辑。可重新配置逻辑的一些实施例包含配备有可经编程以使用软件工具执行硬件功能的存储器单元阵列的逻辑电路。在一些实施例中，所述可重新配置逻辑能够基于逻辑配置而运行程序。在一些实施例中，所述可重新配置逻辑在完成所述测试之后用于其它目的。所述其它目的包含调试IC、运行定制代码、修复存储器及将新功能性添加到IC。
常规IC设计者不愿在IC上使用可重新配置逻辑，这是因为可重新配置逻辑不是非常密集的且使用IC的大量区域。因此，含有相对小数目个门及可重新配置逻辑所使用的其它组件占用IC的相对大量的区域。如下文所描述，本文中所描述的IC上的可重新配置逻辑用于许多目的，因此可重新配置逻辑所使用的区域是极具动态的且服务于IC的许多目的。
图1中展示IC 100的实施例的框图。IC 100包含微处理器102、存储器104及可重新配置逻辑106。IC 100不包含硬接线的DFT逻辑，这是因为DFT逻辑经编程到可重新配置逻辑106中。在一些实施例中，DFT逻辑为能够加载到可重新配置逻辑106中的程序。如上文所描述，常规IC通常使其区域的一部分专用于硬接线的DFT逻辑。微处理器102为常规微处理器。同样地，存储器104可为常规IC所使用的常规存储器。微处理器102、存储器104及可重新配置逻辑106全部都可借助常规数据发射技术及装置(未展示)彼此通信。
可重新配置逻辑106有时称为可重新配置计算。可重新配置逻辑106的密度不和常规逻辑电路或专用集成电路一样高。然而，可重新配置逻辑106能够通过“加载”新逻辑电路来改变。加载新电路有时称为将新电路加载到可重新配置逻辑106的构架上。
加载到可重新配置逻辑106中的逻辑电路能够运行代码。在一些实施例中，代码运行对存储器104及/或处理器102的测试。所述测试在生产IC 100之后运行且用作初始测试。在常规IC中，用于这些测试的代码存储于常规IC的DFT逻辑部分中。关于常规DFT逻辑的问题之一为：其仅用于在生产之后测试常规IC。决不再次使用常规IC的用于DFT逻辑的区域。因此，常规IC包含服务于一次性目的的经制作区域。
除许多其它功能之外，图1的IC 100上的可重新配置逻辑106还执行常规DFT逻辑的功能。举例来说，在生产IC 100之后，将测试代码加载到可重新配置逻辑106中。更具体地说，可重新配置逻辑106经配置以运行有时称为第一测试代码的测试代码。在一些实施例中，用于将可重新配置逻辑配置为运行第一测试的代码从外部源输入到IC100。在其它实施例中，用以配置可重新配置逻辑106的代码存储于IC 100中。举例来说，所述代码可在制作期间经输入或制作到IC 100或可重新配置逻辑106中。在一些实施例中，用于配置可重新配置逻辑106的代码存储于位于IC 100上或可连接到IC 100的只读存储器(ROM)中。
在执行第一测试之后或执行第一测试时，输出来自第一测试的数据或以其它方式使其可用于分析。在一些实施例中，由IC 100中的组件或由加载到可重新配置逻辑106上的运行第二测试的不同代码分析测试结果。第一测试可指示IC 100上的一些组件不正确地起作用。可借助在可重新配置逻辑106上运行的第二测试或调试程序进一步分析这些组件。
用以测试IC 100的步骤的实例在图2的流程图200中经展示且如下文所描述。过程以将第一测试程序加载到可重新配置逻辑106中(如框202中所展示)开始。第一测试程序是将可重新配置逻辑106配置为运行第一测试程序的代码。如上文所描述，可从外部源加载第一测试程序或第一测试程序可将存储于IC上。第一测试程序还可最初在制作IC 100时制作到可重新配置逻辑106中。
在步骤204中，在可重新配置逻辑106上运行第一测试程序。外部指令或来自微处理器102的指令可致使开始执行第一测试程序。第一测试程序可测试IC 100上的多个不同功能及组件。举例来说，第一测试程序可测试组件(例如微处理器102及存储器104)的速度。第一测试程序还可测试模拟值，例如放大器及类似物的增益。第一测试程序还可测试存储器104以确定哪些位不正确地运作及存储器104的不正确地运作的其它部分。在一些实施例中，第一测试的结果存储于IC 100上，例如存储于存储器102中。在其它实施例中，将第一测试的结果从IC 100发送到外部装置(未展示)，例如测试设备。
在框206处，分析来自第一测试程序的结果。可在不同位置处且由不同装置完成结果的分析。在一些实施例中，外部测试装置接收并分析数据。在其它实施例中，第一测试程序分析结果。在这些实施例中，通常从IC 100输出分析，使得可对IC 100采取适当行动。举例来说，IC 100可被确定为经拒斥装置且可被抛弃。在下文描述的其它实施例中，可调试及修复IC 100。
在许多实施例中，不再需要可重新配置逻辑106用于测试目的。因此，在一些实施例中，将其它程序加载到可重新配置逻辑106中使得利用IC 100的用于可重新配置逻辑106的区域。
上文所描述的实施例为使用可重新配置逻辑106的IC 100的一些基本实施例。现在将描述其它更复杂实施例。参考图3的流程图250，图3展示其中将第二测试程序加载到可重新配置逻辑106中的一些实施例。流程图250具有与图2的流程图200相同的框202到206。流程图250具有其中将第二测试程序加载到可重新配置存储器106中的框252。
在一些实施例中，响应于对第一测试程序的结果的分析而将第二测试程序加载到可重新配置逻辑106中。在此些实施例中，第二测试程序作为调试程序起作用。取决于第一测试程序的结果，第二测试程序可修复存储器位，修整模拟值，且交换IC 100上的引脚。举例来说，如果第一测试程序确定一些存储器位不起作用，那么第二测试程序可致使存储器替代有缺陷位而使用其它存储器位。第二测试程序可将此些项的电阻及其它值设置为放大器增益。如果一些引脚未正确地起作用，那么第二测试程序可致使其连接被重新布线。
在一些实施例中，响应于第一测试程序的结果而选择第二测试程序。举例来说，可存在可用的数个第二测试程序或具有许多模块的单个第二测试程序。因此，如果存储器位是不良的，那么将修复存储器位的第二测试程序加载到可重新配置逻辑106中。或者，运行修复存储器位的第二测试程序的模块。
在运行第二测试程序之后，将另一程序加载到可重新配置逻辑中，如框254中所展示。其它程序可执行多个不同功能且可来自不同源。举例来说，可从外部源加载或从位于IC100上的ROM加载其它程序。
可将许多不同程序加载到可重新配置逻辑106中或可加载具有多个不同模块的单个程序。不同类型的程序包含用于针对特定功能定制IC 100的程序。举例来说，如果IC 100用于相机中，那么程序可致使微处理器执行与IC 100被用于的相机的型号有关的特定功能。可重新配置逻辑还可用于以新特征更新现有程序。
在一些实施例中，可在启动时或在微处理器102正操作时动态地切换可重新配置逻辑106。切换可重新配置逻辑106的IC 100的实例为其中IC 100用于播放音乐及拍摄照片的装置中的实施例。当装置正被用于听音乐时，给可重新配置逻辑106加载音频解码器。当装置被用于拍摄照片时，给可重新配置逻辑106加载图像压缩器。可重新配置逻辑106的使用使得装置能够在芯片上具有音频解码引擎及压缩引擎两者，但不使两者同时运行。
图4的流程图300展示用于测试电路的方法。所述方法在步骤302处以将第一测试程序加载到位于集成电路上的可重新配置逻辑中开始。所述方法在步骤304处以运行第一测试程序继续，其中第一测试程序测试位于集成电路上的微处理器及存储器中的至少一者。
尽管已在本文中详细描述了集成电路的说明性及当前优选实施例，但应理解，可以其它方式不同地体现及采用发明性概念，且所附权利要求书打算被解释为包含此些变化形式，受现有技术限制的情况下除外。

Claims (20)

1.一种集成电路，其包括：
微处理器；
存储器，其能够由所述微处理器存取；以及
可重新配置逻辑，其中所述可重新配置逻辑能够操作以通过将新逻辑电路加载到所述可重新配置逻辑的构架上而重新配置，其中所述可重新配置逻辑能够操作以通过用于测试所述微处理器及所述存储器中的至少一者的第一测试程序而重新配置，且其中所述可重新配置逻辑能够操作以在所述第一测试程序运行之后通过至少一个其它程序而重新配置。
2.根据权利要求1所述的集成电路，其中所述第一测试程序通过动态地重新接线所述可重新配置逻辑而存储于所述集成电路上。
3.根据权利要求1所述的集成电路，其中所述第一测试程序测试所述微处理器中的组件。
4.根据权利要求1所述的集成电路，其中所述第一测试程序测试所述存储器中的组件。
5.根据权利要求1所述的集成电路，其中所述第一测试程序配置所述可重新配置逻辑以产生所述测试的结果且分析所述结果。
6.根据权利要求1所述的集成电路，其中用于测试所述集成电路的第二测试程序可响应于由所述第一测试程序进行的测试而加载到所述可重新配置逻辑中。
7.根据权利要求6所述的集成电路，其中所述第二测试程序可存储于所述集成电路上。
8.根据权利要求1所述的集成电路，其中所述第一测试程序发现错误且其中第二测试程序响应于所述错误而加载到所述可重新配置逻辑中，且其中所述第二测试程序修复所述错误中的至少一者。
9.根据权利要求1所述的集成电路，其中所述第一测试程序发现需要进行调整的至少一个组件且其中第二测试程序响应于所述调整需要而加载到所述可重新配置逻辑中，且其中所述第二测试程序调整所述至少一个组件。
10.根据权利要求1所述的集成电路，其中与所述微处理器协同操作的程序在所述第一测试程序已运行之后通过动态地重新接线所述可重新配置逻辑而加载到所述可重新配置逻辑中。
11.一种测试集成电路的方法，所述方法包括：
将第一测试程序加载到位于所述集成电路上的可重新配置逻辑中，其中所述可重新配置逻辑能够操作以通过将新逻辑电路加载到所述可重新配置逻辑的构架上而重新配置，其中所述新逻辑电路的加载包括动态地重新接线所述可重新配置逻辑的所述构架的逻辑电路，且其中所述可重新配置逻辑能够操作以通过加载所述第一测试程序和第二测试程序而重新配置；以及
运行所述第一测试程序，其中所述第一测试程序测试位于所述集成电路上的微处理器及存储器中的至少一者。
12.根据权利要求11所述的方法，其中所述集成电路包含存储器，且其中运行所述第一测试程序包含对所述存储器执行至少一个测试。
13.根据权利要求11所述的方法，其进一步包括将所述第一测试程序存储于所述集成电路上。
14.根据权利要求11所述的方法，且其进一步包括：
分析由所述第一测试程序产生的结果；
响应于对所述第一测试程序的结果的所述分析而将所述第二测试程序加载到所述可重新配置逻辑中；以及运行所述第二测试程序。
15.根据权利要求14所述的方法，其中所述第二测试程序修复通过对所述第一测试程序的所述结果的分析而被发现为有错误的至少一个组件。
16.根据权利要求14所述的方法，其中所述第一测试程序测量所述集成电路上的至少一个组件的值且其中所述第二测试程序调整所述至少一个组件的所述值。
17.根据权利要求11所述的方法，其中所述第二测试程序配置所述可重新配置逻辑以修复被所述第一测试程序发现为有错误的至少一个组件。
18.根据权利要求11所述的方法，其中所述第二测试程序配置所述可重新配置逻辑以测量所述集成电路上的至少一个组件的值且调整所述至少一个组件的所述值。
19.根据权利要求11所述的方法，其进一步包括在所述第一测试程序已运行之后在所述可重新配置逻辑上运行与所述微处理器协同操作的程序。
20.一种测试集成电路的方法，所述方法包括：
将第一测试程序加载到位于所述集成电路上的可重新配置逻辑中，其中所述可重新配置逻辑通过将新逻辑电路加载到所述可重新配置逻辑的构架上而重新配置，以及动态地重新接线所述可重新配置逻辑，且其中所述可重新配置逻辑通过加载所述第一测试程序而重新配置；
运行所述第一测试程序，其中所述第一测试程序测试位于所述集成电路上的微处理器及存储器中的至少一者；
响应于所述第一测试程序而将第二测试程序加载到所述可重新配置逻辑中，其中所述可重新配置逻辑通过将用于所述第二测试程序的新电路加载到所述可重新配置逻辑的架构上而重新配置；以及
运行所述第二测试程序，其中所述第二测试程序修理由所述第一测试程序识别的至少一个组件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPS192602A0 (en) 2002-04-23 2002-05-30 Resmed Limited Nasal mask

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748640A (en) * 1996-09-12 1998-05-05 Advanced Micro Devices Technique for incorporating a built-in self-test (BIST) of a DRAM block with existing functional test vectors for a microprocessor
CN1354503A (zh) * 2000-11-22 2002-06-19 三菱电机株式会社 半导体集成电路的测试装置及半导体集成电路的测试方法
CN1373505A (zh) * 2001-02-28 2002-10-09 株式会社鼎新 测试嵌入式模拟/混合信号磁心的方法和结构
US6532559B1 (en) * 2000-01-26 2003-03-11 Motorola, Inc. Method and apparatus for testing a circuit
CN1625782A (zh) * 2002-05-15 2005-06-08 因芬奈昂技术股份有限公司 具有存储器器件的集成电路及用于测试该集成电路的方法
CN1645354A (zh) * 2003-11-03 2005-07-27 旺宏电子股份有限公司 用于嵌入式可配置逻辑数组的内电路配置结构
CN101639799A (zh) * 2008-07-31 2010-02-03 英赛特半导体有限公司 集成电路表征系统及方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334307A (en) * 1979-12-28 1982-06-08 Honeywell Information Systems Inc. Data processing system with self testing and configuration mapping capability
US5355369A (en) * 1991-04-26 1994-10-11 At&T Bell Laboratories High-speed integrated circuit testing with JTAG
JPH0720208A (ja) * 1993-07-02 1995-01-24 Mitsubishi Electric Corp 被測定素子のテスト方法及びテストシステム
US5519715A (en) * 1995-01-27 1996-05-21 Sun Microsystems, Inc. Full-speed microprocessor testing employing boundary scan
US5651011A (en) * 1995-06-01 1997-07-22 Micron Technology, Inc. Method and apparatus for initiating and controlling test modes within an integrated circuit
US5724502A (en) * 1995-08-07 1998-03-03 International Business Machines Corporation Test mode matrix circuit for an embedded microprocessor core
US5677913A (en) * 1996-07-01 1997-10-14 Sun Microsystems, Inc. Method and apparatus for efficient self testing of on-chip memory
US6094730A (en) * 1997-10-27 2000-07-25 Hewlett-Packard Company Hardware-assisted firmware tracing method and apparatus
US6249889B1 (en) * 1998-10-13 2001-06-19 Advantest Corp. Method and structure for testing embedded memories
US6249893B1 (en) * 1998-10-30 2001-06-19 Advantest Corp. Method and structure for testing embedded cores based system-on-a-chip
US6571359B1 (en) * 1999-12-13 2003-05-27 Intel Corporation Systems and methods for testing processors
US6408412B1 (en) * 1999-09-03 2002-06-18 Advantest Corp. Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip
US6643800B1 (en) * 2000-02-02 2003-11-04 Hewlett-Packard Development Company, L.P. Method and apparatus for testing microarchitectural features by using tests written in microcode
US7237154B1 (en) * 2001-06-29 2007-06-26 Virage Logic Corporation Apparatus and method to generate a repair signature
JP2003196117A (ja) * 2001-12-26 2003-07-11 Toshiba Corp マイクロプロセッサ
DE10256487B4 (de) * 2002-12-03 2008-12-24 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen eines integrierten Speichers
US7269805B1 (en) * 2004-04-30 2007-09-11 Xilinx, Inc. Testing of an integrated circuit having an embedded processor
US7337104B2 (en) * 2005-02-03 2008-02-26 International Business Machines Corporation Device emulation in programmable circuits
JP2007226711A (ja) * 2006-02-27 2007-09-06 Hitachi Ltd 集積回路装置、集積回路装置の診断方法、および診断回路
US7941718B2 (en) * 2006-03-07 2011-05-10 Freescale Semiconductor, Inc. Electronic device testing system
DE102006043167B4 (de) * 2006-09-14 2014-10-16 Ams Ag Mikrocontroller und Verfahren zum Starten eines Anwendungsprogramms auf einem Mikrocontroller
CN102565671B (zh) * 2011-12-16 2013-12-11 电子科技大学 一种集成电路测试仪在线编程的动态配置方法
US8943377B2 (en) * 2012-08-15 2015-01-27 International Business Machines Corporation On-chip detection of types of operations tested by an LBIST

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748640A (en) * 1996-09-12 1998-05-05 Advanced Micro Devices Technique for incorporating a built-in self-test (BIST) of a DRAM block with existing functional test vectors for a microprocessor
US6532559B1 (en) * 2000-01-26 2003-03-11 Motorola, Inc. Method and apparatus for testing a circuit
CN1354503A (zh) * 2000-11-22 2002-06-19 三菱电机株式会社 半导体集成电路的测试装置及半导体集成电路的测试方法
CN1373505A (zh) * 2001-02-28 2002-10-09 株式会社鼎新 测试嵌入式模拟/混合信号磁心的方法和结构
CN1625782A (zh) * 2002-05-15 2005-06-08 因芬奈昂技术股份有限公司 具有存储器器件的集成电路及用于测试该集成电路的方法
CN1645354A (zh) * 2003-11-03 2005-07-27 旺宏电子股份有限公司 用于嵌入式可配置逻辑数组的内电路配置结构
CN101639799A (zh) * 2008-07-31 2010-02-03 英赛特半导体有限公司 集成电路表征系统及方法

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