CN104767527B - 提高模数转换动态范围的电路 - Google Patents

Abstract

本发明涉及一种提高模数转换动态范围的电路，其中耦合器分别连接增益规则判别电路和第一中频放大器，第一中频放大器再依次连接可控增益衰减器、第二中频放大器、模数转换模块和控制模块，控制模块分别连接可控增益衰减器和增益规则判别电路。采用本发明的提高模数转换动态范围的电路，通过跟踪中频信号的功率大小，利用控制模块控制可控增益衰减器的衰减值，使中频信号的增益改变，并在控制模块中通过算法处理模数转换模块对应时刻的采样值，在没有损失模拟信号灵敏度的情况下，保证模拟信号的高分辨率，从而实现模数转换动态范围的提高，成本较低，结构简单，易于实现，适用于更广泛的应用领域。

Description

提高模数转换动态范围的电路

技术领域

本发明涉及模数转换技术领域，尤其涉及直接应用在中频的模数转换技术领域，具体是指一种提高模数转换动态范围的电路。

背景技术

众所周知，ADC(Analog-to-Digital Converter，模拟数字转换器)被用于将一定带宽之内的模拟信号转换成数字信号，根据Nyquist(尼奎斯特)定律的要求，在采样过程当中采样率需要达到采样带宽的两倍以上，通过ADC可以采样得到固定位宽的数字信号。随着采样率的提高，ADC采样的输出数字位宽变小，信号的分辨率和功率动态范围降低。

发明内容

本发明的目的是克服了上述现有技术的缺点，提供了一种通过自动控制通道增益，增加ADC采样前端的功率动态范围，提高模拟信号采样的分辨率，从而实现对前端更高动态范围内的模拟信号进行采样的提高模数转换动态范围的电路。

为了实现上述目的，本发明的提高模数转换动态范围的电路具有如下构成：

该提高模数转换动态范围的电路，其主要特点是，所述的电路包括耦合器、增益规则判别电路、第一中频放大器、第二中频放大器、可控增益衰减器、模数转换模块和控制模块，其中：

所述的耦合器接收中频信号，并将耦合中频信号输出至所述的增益规则判别电路和第一中频放大器；

所述的耦合中频信号依次通过所述的第一中频放大器、可控增益衰减器和第二中频放大器输入至所述的模数转换模块，所述的模数转换模块对所述的耦合中频信号进行采样并将采样得到的采样数据发送至所述的控制模块；

所述的增益规则判别电路检测得出所述的耦合中频信号对应的检波输出电压值，且与所述的控制模块发送的增益判别规则数据进行比较得到增益判别数据，并将所述的增益判别数据发送至所述的控制模块；

所述的控制模块根据接收到的增益判别数据产生对应的衰减控制数据和移位控制数据，且将所述的衰减控制数据发送至所述的可控增益衰减器，并根据所述的移位控制数据对所述的模数转换模块发送的采样数据进行移位控制；

所述的可控增益衰减器根据接收到的衰减控制数据调节自身的衰减值。

进一步地，所述的增益规则判别电路包括检波器、电压比较电路和增益规则设定电路，其中：

所述的检波器对接收的耦合中频信号进行检波得到对应的检波输出电压值；

所述的增益规则设定电路接收所述的控制模块发送的增益判别规则数据得到相应的电压参考值；

所述的电压比较电路将所述的检波输出电压值与所述的电压参考值进行比较得到所述的增益判别数据。

更进一步地，所述的增益规则设定电路包括数个数模转换单元，所述的电压比较电路包括数个比较器，所述的数模转换单元与所述的比较器一一对应，所述的数模转换单元的输入端均接收所述的增益判别规则数据，所述的数模转换单元的输出端分别连接相应的比较器的第一输入端，所述的比较器的第二输入端均连接所述的检波器的输出端，所述的比较器的输出端连接所述的控制模块。

进一步地，所述的控制模块包括移位寄存器和判别逻辑单元，所述的移位寄存器用以存储所述的采样数据，所述的判别逻辑单元用以根据接收到的增益判别数据产生对应的衰减控制数据和移位控制数据，且将所述的衰减控制数据发送至所述的可控增益衰减器，并根据所述的移位控制数据对所述的移位寄存器进行移位控制。

进一步地，所述的电路还包括位于所述的第一中频放大器和所述的可控增益衰减器之间的抗混叠滤波器，所述的电路还包括用于输出采样信号至所述的模数转换模块的采样时钟电路。

其中，所述的控制模块为FPGA模块。

采用本发明的提高模数转换动态范围的电路，通过跟踪ADC前端模拟中频(IF，intermediate frequency)的功率大小，通过控制模块(如现场可编程门阵列FPGA)控制信号通道中的可控增益衰减器(PGA，programmable Gain Attenuator)的衰减值，使通道中增益中频信号增益改变，并在控制模块中通过算法处理ADC对应时刻的采样值，从而实现ADC动态范围的提高，实现模拟信号采样的更高分辨率，本发明的应用可以使低位宽ADC达到与高位宽一样的采样效果，可以利用较低性能的元件实现本发明的电路结构，结构简单，易于实现，适用于更广泛的应用领域。

附图说明

图1为本发明的提高模数转换动态范围的电路的结构图。

图2为本发明的电压比较电路的结构图。

图3为本发明的控制模块的结构图。

具体实施方式

为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。

如图1至3所示，在一种实施方式中，所述的提高模数转换动态范围的电路包括：

1、耦合器：将中频信号一分为二，一路为中频信号通路，一路为中频信号功率范围判别通路。

2、增益规则判别电路：包括由检波器、电压比较电路、增益规则设定电路，其中：

1)检波器对中频信号功率进行检波，将中频信号的功率值转换为电压值输出；

2)电压比较电路将检波器输出的电压值与增益规则设定电路生成的电压参考值进行比较，得到增益判别数据，并将该数据发送给控制模块；

3)增益规则设定电路：由控制模块发送的增益判别规则数据，并得到电压参考值，增益比较规则是用户根据实际需要和调试之后通过上位机设定，此规则规定的数据通过FPGA设定到DAC当中。。

3、第一中频放大器：对中频信号通道增益进行放大，此中频放大器为小增益放大，防止中频压缩。

4、第二中频放大器：对中频信号通道增益进行放大，此中频放大器放大实现对通道增益补偿。

5、抗混叠滤波器：对中频信号进行滤波器，滤除混叠信号。

6、可控增益衰减器：对中频信号进行衰减，衰减值由控制模块控制。

7、模数转换模块(ADC)：对中频信号进行模数转换和数据采样。

8、采样时钟电路：生成模数转换模块的采样时钟

9、控制模块：生成增益判别规则数据、控制衰减器衰减值以及处理模数转换模块的采样数据，其控制芯片为任意可以实现上述功能的可编程芯片，例如FPGA(fieldprogrammable gate array，现场可编程逻辑门阵列)芯片、DSP(Digital SignalProcessing，数字信号处理)芯片、ARM(Advanced RISC Machines)芯片等。

以FPGA芯片为例，控制模块为FPGA模块，工作原理如下：

前端中频信号通过耦合器分为两路，包括信号通道和检波通道，耦合至检波通道的中频信号通过检波器进行检波，得到与功率值相对应的电压值，将检波得到的电压值与通过FPGA模块、数模转换单元(DAC)产生的电压参考值通过比较器进行比较，得到增益判别数据，FPGA模块读取得到的增益判别数据通过内部的判别逻辑单元产生衰减控制数据，控制信号通道中的可控增益衰减器，调节模数转换模块(ADC)前端的信号幅度，并且根据FPGA模块的判别逻辑单元生成移位控制数据对ADC的采样数据的进行移位控制，实现ADC动态范围的提高。

基于上述工作原理，本发明的提高模数转换动态范围的电路的工作过程如下：

1.电路初始化化时，通过FPGA模块设置完成DAC1～DAC5的Vref值(参考电压值)；

2.第一中频放大器增益6dB，第二中频放大器增益18dB，通过放大器通道增益增加24dB

3.可控增益衰减器衰减范围为0-30dB；

4.对耦合器耦合的功率信号Po(中频信号)进行检波，得到检波输出电压值Vd。定义Pos为定标功率值，Vds为检波输出电压的定标电压值；

5.比较电路输出位宽为5bit；

6.在FPGA模块内部将ADC采样数据扩展4bit；

7.耦合功率大于Pos功率6dB时，检波输出电压Vd应小于DAC1输出电压参考电压Vref1，这时比较器电路输出应为00000，当FPGA检测到00000时，这时通过判别逻辑设定可控增益衰减器的衰减值设为30dB，这时通道增益减小6dB，防止中频压缩。在FPGA内部，判别逻辑将对应时间点ADC的采样数据左移1bit。

8.耦合功率Pos<Po<Pos+6dB时，检波输出电压Vd应大于DAC1输出电压参考电压Vref1，小于DAC2输出参考电压Vref2，这时比较器电路输出应为00001，当FPGA模块检测到00001时，这时通过判别逻辑设定可控增益衰减器的衰减值设为24dB，这时通道增益不增益不衰减，作为ADC的最佳输入范围。此时在FPGA内部，判别逻辑不对对应时间点ADC的采样数据进行操作。

9.耦合功率Pos-6dB<Po<Pos时，检波输出电压Vd应大于DAC2输出电压参考电压Vref2，小于DAC3输出参考电压Vref3，这时比较器电路输出应为00011，当FPGA模块检测到00011时，这时通过判别逻辑设定可控增益衰减器的衰减值设为18dB，这时通道增益6dB，将信号放大到ADC的最佳输入范围，此时在FPGA内部，判别逻辑将对应时间点ADC的采样数据进行右移一位操作。

10.耦合功率Pos-12dB<Po<Pos-6dB时，检波输出电压Vd应大于DAC3输出电压参考电压Vref3，小于DAC4输出参考电压Vref4，这时比较器电路输出应为00111，当FPGA模块检测比较器输出为00111时，这时通过判别逻辑设定可控增益衰减器的衰减值设为12dB，这时通道增益12dB，将信号放大到ADC的最佳输入范围，此时在FPGA内部，判别逻辑将对应时间点ADC的采样数据进行右移2位操作。

11.耦合功率Pos-18dB<Po<Pos-12dB时，检波输出电压Vd应大于DAC4输出电压参考电压Vref4，小于DAC5输出参考电压Vref5，这时比较器电路输出应为01111，当FPGA模块检测比较器输出为01111时，这时通过判别逻辑设定可控增益衰减器的衰减值设为6dB，这时通道增益18dB，将信号放大到ADC的最佳输入范围，此时在FPGA内部，判别逻辑将对应时间点ADC的采样数据进行右移3位操作。

12.耦合功率Po<Pos-18dB时，检波输出电压Vd应大于DAC5输出电压参考电压Vref5这时比较器电路输出应为01111，当FPGA模块检测比较器输出为11111时，这时通过判别逻辑设定可控增益衰减器的衰减值设为0dB，这时通道增益24dB，将信号放大到ADC的最佳输入范围。此时在FPGA内部，判别逻辑将对应时间点ADC的采样数据进行右移4位操作。

11、通过自动可控增益控制实现对ADC动态范围的扩展。

上述工作过程对应的表格如下：

采用本发明的提高模数转换动态范围的电路，通过跟踪ADC前端模拟中频(IF，intermediate frequency)的功率大小，通过控制模块(如现场可编程门阵列FPGA)控制信号通道中的可控增益衰减器(PGA，programmable Gain Attenuator)的衰减值，使通道中增益中频信号增益改变，并在控制模块中通过算法处理ADC对应时刻的采样值，从而实现ADC动态范围的提高，实现模拟信号采样的更高分辨率，本发明的应用可以使低位宽ADC达到与高位宽一样的采样效果，可以利用较低性能的元件实现本发明的电路结构，结构简单，易于实现，适用于更广泛的应用领域。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (5)

1.一种提高模数转换动态范围的电路，其特征在于，所述的电路包括耦合器、增益规则判别电路、第一中频放大器、第二中频放大器、可控增益衰减器、模数转换模块和控制模块，其中：

所述的耦合器用以接收中频信号，并将耦合中频信号输出至所述的增益规则判别电路和第一中频放大器；

所述的耦合中频信号依次通过所述的第一中频放大器、可控增益衰减器和第二中频放大器输入至所述的模数转换模块，所述的模数转换模块用以对所述的耦合中频信号进行采样并将采样得到的采样数据发送至所述的控制模块；

所述的增益规则判别电路用以检测得出所述的耦合中频信号对应的检波输出电压值，且与所述的控制模块发送的增益判别规则数据进行比较得到增益判别数据，并将所述的增益判别数据发送至所述的控制模块；

所述的控制模块用以根据接收到的增益判别数据产生对应的衰减控制数据和移位控制数据，且将所述的衰减控制数据发送至所述的可控增益衰减器，并根据所述的移位控制数据对所述的模数转换模块发送的采样数据进行移位控制；

所述的可控增益衰减器用以根据接收到的衰减控制数据调节自身的衰减值；

所述的控制模块包括移位寄存器和判别逻辑单元，所述的移位寄存器用以存储所述的采样数据，所述的判别逻辑单元用以根据接收到的增益判别数据产生对应的衰减控制数据和移位控制数据，且将所述的衰减控制数据发送至所述的可控增益衰减器，并根据所述的移位控制数据对所述的移位寄存器进行移位控制；

所述的电路还包括位于所述的第一中频放大器和所述的可控增益衰减器之间的抗混叠滤波器。

2.根据权利要求1所述的提高模数转换动态范围的电路，其特征在于，所述的增益规则判别电路包括检波器、电压比较电路和增益规则设定电路，其中：

所述的检波器用以对接收的耦合中频信号进行检波得到对应的检波输出电压值；

所述的增益规则设定电路用以接收所述的控制模块发送的增益判别规则数据得到相应的电压参考值；

所述的电压比较电路用以将所述的检波输出电压值与所述的电压参考值进行比较得到所述的增益判别数据。

3.根据权利要求2所述的提高模数转换动态范围的电路，其特征在于，所述的增益规则设定电路包括数个数模转换单元，所述的电压比较电路包括数个比较器，所述的数模转换单元与所述的比较器一一对应，所述的数模转换单元的输入端均接收所述的增益判别规则数据，所述的数模转换单元的输出端分别连接相应的比较器的第一输入端，所述的比较器的第二输入端均连接所述的检波器的输出端，所述的比较器的输出端连接所述的控制模块。

4.根据权利要求1至3中任一项所述的提高模数转换动态范围的电路，其特征在于，所述的电路还包括用于输出采样信号至所述的模数转换模块的采样时钟电路。

5.根据权利要求1至3中任一项所述的提高模数转换动态范围的电路，其特征在于，所述的控制模块为FPGA模块。