CN104733426B - 螺旋差分电感器 - Google Patents

Abstract

本发明提供一种螺旋差分电感器，至少包括：第一端口及与所述第一端口相向设置的第二端口；底层线圈及形成于所述底层线圈上方的顶层线圈；所述底层线圈及所述顶层线圈均为螺旋线圈；所述顶层线圈的外端与所述第一端口连接，所述底层线圈的外端与所述第二端口连接，所述顶层线圈及所述底层线圈的内端相互连接实现串联；所述顶层线圈的面积大于所述底层线圈的面积。本发明的差分电感器第一端口和第二端口的Q性能及电感性能非常匹配，可以节省30%以上的有效面积，并且在1.8~5 GHz频段的Q性能相对于传统电感器结构有很大提升。

Description

螺旋差分电感器

技术领域

本发明属于半导体器件领域，涉及一种螺旋差分电感器。

背景技术

目前，在集成电路中包含了大量的无源器件，片上电感就是其中十分重要的一种，片上电感是射频CMOS/BiCMOS集成电路的重要元件之一。在通常的无线产品中，电感元件对总的射频性能有很重要的影响。因此对这些电感元件的设计和分析也得到了广泛的研究。电感作为射频电路的核心部件，它通常可以影响到整个电路的整体性能。目前，高品质因数的片上电感广泛应用在压控振荡器，低噪声放大器等射频电路模块中。电感品质因数Q值是衡量电感器件的主要参数，其是指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高。

随着CMOS技术的工艺节点越来越小，考虑到生产线前道工序（FEOL）中来自于多晶硅/有源区密度的热分布以及生产线后道工序（BEOL）中金属密度可能影响工艺均匀性和稳定性，扩散区、多晶硅和金属需要满足一定的密度要求，即必须达到最低密度。集成电路的实质就是把电路所需的晶体管、二极管、电阻、电容和电感等电子元器件整合到半导体晶片上，形成完整的逻辑电路，以达到控制、计算、或记忆等功能。通常来说，集成电路包括多层电子元器件层，各层之间通过金属导线进行连接。一般来说，在完成一层金属布线，进行后续工序前，要对晶片上的薄膜或层的外形进行平面化处理，以保证集成电路所必须的平整度。平面化处理通常采用化学机械抛光的方式。然而，化学机械抛光过程产生的平面外形通常依赖于底层的图案密度，为了防止由于底层图案密度不均匀而造成化学机械抛光后表面不平整如出现凹槽的问题，目前通常的做法是在各层图案稀疏的区域填入虚拟填充物，例如：虚拟有源区、虚拟栅极以及虚拟金属层等。此外，在刻蚀的工艺步骤中，金属密度高的区域和金属密度低的区域的刻蚀速率不一样，容易出现刻蚀不足或刻蚀过度的问题。

传统的射频集成电路工艺一般采用顶层金属加厚，顶层下面几层金属一般都采用薄金属的做法来降低顶层金属的电阻率。这样利用加厚的顶层金属来制作片上电感，就可以提高片上电感的品质因数Q值。因此传统的差分电感，一般都制作在顶层金属上。同时，将电感器布置得与衬底相距尽量远，可以减小由于电感与衬底相互作用而形成的至衬底之间的电容。

将电感器布置在于衬底相距较远的集成电路的顶层虽然对提高电感Q值有利，然而却会造成电感器底层的图案密度过小，不利于表面平整度，并容易出现上述刻蚀不足或刻蚀过度的问题。为了达到最低金属密度要求，通常需要在电感器区域下方填充虚拟金属。然而，由于虚拟金属中可以产生涡流，虚拟金属的存在会降低电感器的Q值，能带来超过15%的Q值减小。

为了达到更好的电路性能，设计师可以采取进一步加厚的顶层金属来提升Q值，但是这种做法会增加生产成本。通常，设计师通过增加线圈的线宽来获得足够的Q性能，如每条线圈的宽度可达15微米，但是这种做法需要将芯片面积设计得更大。图1显示为一种传统的三端差分电感器，图2显示为一种传统两端差分电感器，这些差分电感器结构的品质因数Q值仍然达不到理想值，并且占用面积较大，不利于缩小芯片尺寸。而对于传统的双层螺旋差分电感，其上下层线圈面积相同，由于下层线圈的屏蔽作用，使得上层线圈的对地电容相对于底层线圈的对地电容减小，使端口一与端口二的特性存在差异，匹配不良好，影响其应用。

因此，提供一种占用面积更小、具有更高Q值且端口一和端口二性能更加匹配的差分电感器以提高其应用性能实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种螺旋差分电感器，用于解决现有技术中差分电感器Q值不高、面积较大的问题。

为实现上述目的及其他相关目的，本发明提供一种螺旋差分电感器，至少包括：

第一端口及与所述第一端口相向设置的第二端口；

底层线圈及形成于所述底层线圈上方的顶层线圈；

所述底层线圈及所述顶层线圈均为螺旋线圈；所述顶层线圈的外端与所述第一端口连接，所述底层线圈的外端与所述第二端口连接，所述顶层线圈及所述底层线圈的内端相互连接实现串联；

所述顶层线圈的面积大于所述底层线圈的面积。

可选地，所述顶层线圈的面积比所述底层线圈的面积大5%～40%。

可选地，所述底层线圈及所述顶层线圈均包括主体及从所述主体一端延伸的x个支体，其中，x为整数且满足x≥2；所述底层线圈的x个支体末端分别与所述顶层线圈的x个支体末端连接实现串联。

可选地，所述顶层线圈或/和底层线圈中至少有一个支体由至少两条金属线并联而成。

可选地，所述支线中所有金属线的线宽相等。

可选地，所述支线中外圈金属线的线宽小于内圈金属线的线宽。

可选地，所述支线中至少包括三条金属线，其中最外圈金属线和次外圈金属线之间通过至少一个连接件连接。

可选地，所述顶层线圈的厚度大于或等于所述底层线圈的厚度。

可选地，所述螺旋差分电感器在走线长度的一半处通过中心抽头引出。

可选地，所述底层线圈或顶层线圈为至少两圈。

如上所述，本发明的螺旋差分电感器，具有以下有益效果：采用底层线圈和顶层线圈串联堆叠布局，其中顶层线圈的面积大于底层线圈的面积。由于顶层线圈面积相对于底层线圈面积较大，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。同时，底层线圈和顶层线圈串联堆叠，不仅可以增加单位面积上的电感值，底层线圈还可以提供良好的屏蔽来减小整体电感器与基板间的耦合电容。此外，通过设置中心抽头并调整其位置，可以得到三端差分性能。本发明的螺旋差分电感器中还可选择性地采用多指结构降低线圈电阻并改善Q值，通过调整底层线圈和顶层金属线圈的半径、线宽、多指结构分布及中心抽头的位置来平衡第一端口和第二端口，可以获得良好的差分性能。相对于传统的两端或三端差分电感器，本发明可以节省30%左右的面积，并且在1.8～5GHz频段（大部分器件设计频段在该频段范围内）的Q值相对于传统电感器结构有较大提升，可以超过8%，同时还可以提高单位面积上的电感值。

附图说明

图1显示为现有技术中一种三端差分电感器的结构示意图。

图2显示为现有技术中一种两端差分电感器的结构示意图。

图3显示为本发明的螺旋差分电感器在实施例一中的结构示意图。

图4显示为图3所示结构的分解示意图。

图5显示为图4所示结构的侧视图。

图6显示为本发明的螺旋差分电感器在实施例一中底层线圈的结构示意图。

图7显示为本发明的螺旋差分电感器在实施例一中顶层线圈的结构示意图。

图8显示为本发明的螺旋差分电感器在实施例一中底层线圈上分布有触点时的结构示意图。

图9显示为本发明的螺旋差分电感器在实施例一中第一端口与第二端口的Q性能比较。

图10显示为本发明的螺旋差分电感器在实施例一中与传统电感器的整体Q性能比较。

图11显示为本发明的螺旋差分电感器在实施例二中顶层线圈的结构示意图。

图12显示为本发明的螺旋差分电感器在实施例二中的结构示意图。

图13显示为本发明的螺旋差分电感器在实施例三中的结构示意图。

图14显示为图13所示结构的分解示意图。

图15显示为图14所示结构的侧视图。

图16-a显示为传统电感器形成于基板上时的结构示意图。

图16-b显示为本发明的螺旋差分电感器在实施例三中形成于基板上时的结构示意图。

图17显示为本发明的螺旋差分电感器在实施例三中第一端口与第二端口的Q性能比较。

图18显示为本发明的螺旋差分电感器在实施例三中第一端口与第二端口的电感性能比较。

图19显示为本发明的螺旋差分电感器在实施例三中与传统差分电感器的整体Q性能比较。

元件标号说明

1 第一端口

2 第二端口

3 底层线圈

4 顶层线圈

31,41 主体

32,42 支体

421 金属线

5 触点

6 连接件

7 中心抽头

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图3至图10，本发明提供一种螺旋差分电感器，至少包括：

第一端口及与所述第一端口相向设置的第二端口；

底层线圈及形成于所述底层线圈上方的顶层线圈；

所述底层线圈及所述顶层线圈均为螺旋线圈；所述顶层线圈的外端与所述第一端口连接，所述底层线圈的外端与所述第二端口连接，所述顶层线圈及所述底层线圈的内端相互连接实现串联；

所述顶层线圈的面积大于所述底层线圈的面积。

首先请参阅图3，显示为本发明的螺旋差分电感器的结构示意图，如图所示，所述差分电感器包括第一端口1、第二端口2、底层线圈3及顶层线圈4，其中，所述第一端口1与所述第二端口2相向设置，所述顶层线圈4设置于所述底层线圈3上方。所述顶层线圈4的面积比所述底层线圈3的面积大5%～40%。

由于顶层线圈面积相对于底层线圈面积较大，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。同时，底层线圈和顶层线圈串联堆叠，不仅可以增加单位面积上的电感值，底层线圈还可以提供良好的屏蔽来减小整体电感器与基板间的耦合电容。需要指出的是，所述顶层线圈4与底层线圈3的面积差值跟底层线圈3的面积有关，还与所述顶层线圈4与底层线圈3之间的间距及与基板之间的距离有关，所述顶层线圈4的面积大小可根据需要进行调整。

请参阅图4及图5，其中图4显示为图3所示结构的分解示意图，图5显示为图4所示结构的侧视图。如图所示，所述第一端口1及第二端口2均为双层结构，其上下层通过若干触点5连接。所述底层线圈3及所述顶层线圈4均为螺旋线圈，所述顶层线圈3的外端与所述第一端口1连接，所述底层线圈4的外端与所述第二端口2连接，所述顶层线圈3及所述底层线圈4的内端相互连接实现串联。

具体的，所述顶层线圈4的厚度大于或等于所述底层线圈3的厚度。所述底层线圈3及所述顶层线圈4均为至少一圈，或所述底层线圈3及所述顶层线圈4中的一个为至少两圈。本实施例中，所述底层线圈3以为两圈为例进行说明，所述顶层线圈4以为一圈为例进行说明。

请参阅图6及图7，其中图6显示为本实施例中所述底层线圈3的结构示意图，图7显示为本实施例中所述顶层线圈4的结构示意图，需要指出的是，为了图示的方便，所述第一端口1及第二端口2也显示在其中。如图所示，所述底层线圈3包括主体31及从所述主体31一侧延伸的x个支体32，所述顶层线圈4也包括主体41及从所述主体41一端延伸的x个支体42，其中，x为整数且满足x≥2，所述底层线圈3的x个支体32末端分别与所述顶层线圈4的x个支体42末端连接实现串联。本实施例中，以x=2进行说明，当然x的取值也可以为3、4或5等。同一层线圈的各个支体件平行排列，且末端分立排列。所述支体的存在可以改善电感器的Q性能。在其它实施例中，所述底层线圈3或所述顶层线圈4也可以仅包括主体而没有支体。

需要指出的是，作为示例，图6所示的底层线圈3中，所述主体31从外圈开始绕过一圈分为两个支体32；图7所示的顶层线圈4中，所述主体41仅为所述顶层线圈4的外端部分，所述支体42的长度接近所述顶层线圈4的整体走线长度；然而在其它实施例中，所述底层线圈3的主体31及所述顶层线圈4的主体41的长度均可根据需要（如为了调整电感器的端口性能等）进行改变，此处只是实例，不应过分限制本发明的保护范围。

具体的，所述顶层线圈4或/和底层线圈3中还可以至少有一个支体由至少两条金属线并联而成。本实施例中，以所述顶层线圈4处于最外圈的支体42为例进行说明。如图7所示，所述顶层线圈4处于最外圈的支体42由三条金属线421并联而成，其中，不同金属线421的线宽可以相等，也可以不相等。作为示例，本实施例中，所述支线42中所有金属线421的线宽相等。所述金属线的存在一方面便于调整所述底层线圈或顶层线圈的面积，一方面可以改善电感器的Q性能。

请参阅图8，显示为所述底层线圈3、所述第一端口1及所述第二端口2上的触点5的分布，所述底层线圈3支体末端上的触点5用于将所述底层线圈3及所述顶层线圈4串联起来，所述第一端口1及所述第二端口2中的触点5用于将端口上下层连接并使得所述第一端口1及第二端口2分别与所述顶层线圈4及所述底层线圈3的外端连接，从而形成本发明的螺旋差分电感器。

请参阅图9及图10，其中，图9显示为上述螺旋差分电感器中第一端口与第二端口的Q性能比较，可看出，第一端口与第二端口的Q值随频率的变化曲线基本重合，说明本发明的螺旋差分电感器第一端口与第二端口的Q性能非常匹配，具有良好的差分性能。图10显示为上述螺旋差分电感器与传统电感器（图2所示结构）的整体Q性能比较，可看出，本发明的螺旋差分电感器在1.8～5GHz频段内的Q值相对于传统电感器结构有较大提升，超过8%，而大部分器件设计频段在该频段范围内。

如上所述，本发明的螺旋差分电感器，采用底层线圈和顶层线圈串联堆叠布局，其中顶层线圈的面积大于底层线圈的面积。由于顶层线圈面积相对于底层线圈面积较大，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。同时，底层线圈和顶层线圈串联堆叠，不仅可以增加单位面积上的电感值，底层线圈还可以提供良好的屏蔽来减小整体电感器与基板间的耦合电容。本发明的螺旋差分电感器中还可选择性地采用多指结构（支体）降低线圈电阻并改善Q值，通过调整底层线圈和顶层金属线圈的半径、线宽、多指结构分布来平衡第一端口和第二端口，可以获得良好的差分性能。相对于传统的差分电感器，本发明可以节省30%左右的面积，并且在1.8～5GHz频段（大部分器件设计频段在该频段范围内）的Q值相对于传统电感器结构有较大提升，可以超过8%，同时还可以提高单位面积上的电感值。

实施例二

本实施例采用与实施例一基本相同的技术方案，不同之处在于，实施例一中，支线中所有金属线的线宽相同，而本实施例中，在螺旋差分电感器在走线长度的一半处通过中心抽头引出，实现三端差分性能。

同实施例一，本实施例仍然以所述顶层线圈4处于最外圈的支体42为例进行说明。请参阅图11，如图所示，所述顶层线圈4处于最外圈的支体42由四条金属线421并联而成，其中，该支线中外圈金属线的线宽小于内圈金属线的线宽。需要指出的是，此处所述外圈金属线的线宽小于内圈金属线的线宽可以包括如下情况：i)金属线的线宽由最内圈至最外圈逐圈减小；ii)至少有一对相邻的金属线线宽相等，但所有金属线的线宽以整体趋势由内而外减小。

所述金属线的存在一方面便于调整所述底层线圈或顶层线圈的面积，一方面还可以改善电感器的Q性能。其中，外圈金属线宽度减小可以在改善电感器Q性能的同时进一步减小电感器面积，有利于减小芯片面积。

所述支线中可以至少包括三条金属线，图11显示的为四条的情况。金属线圈在通电时，电流倾向于走外圈，由于金属线线宽变小使得电阻较大，增加器件损耗。本实施例中，优选为在所述支线42中最外圈金属线和次外圈金属线设置至少一个连接件6，使该最外圈金属线和此外层金属线连接。本实施例中所述连接件6的数目为7个，即在顶层线圈4的每个边上设置一个。所述连接件6的材料可与其所在线圈的材料相同。所述连接件6的存在可以降低外圈金属线的电阻，降低器件损耗。

请参阅图12，显示为本发明具有图11所示顶层线圈4的螺旋差分电感器的示意图。其连接方式、其余特征部分与实施例一相同，此处不再赘述。在其它实施例中，所述底层线圈3或顶层线圈4中的其它支线中也可具有上述支线结构，即支线中不同金属线的线宽可以不同，外圈金属线线宽小于内圈，并可设置至少一个连接件6降低外圈金属线的电阻。

如上所述，本发明的螺旋差分电感器，采用底层线圈和顶层线圈串联堆叠布局，其中顶层线圈的面积大于底层线圈的面积。由于顶层线圈面积相对于底层线圈面积较大，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。同时，底层线圈和顶层线圈串联堆叠，不仅可以增加单位面积上的电感值，底层线圈还可以提供良好的屏蔽来减小整体电感器与基板间的耦合电容。本发明的螺旋差分电感器中还可选择性地采用多指结构降低线圈电阻并改善Q值，通过调整底层线圈和顶层金属线圈的半径、线宽、多指结构分布来平衡第一端口和第二端口，可以获得良好的差分性能。相对于传统的差分电感器，本发明可以节省30%左右的面积，并且在1.8～5GHz频段（大部分器件设计频段在该频段范围内）的Q值相对于传统电感器结构有较大提升，可以超过8%，同时还可以提高单位面积上的电感值。

实施例三

本实施例采用与实施例二基本相同的技术方案，不同之处在于，实施例二中为两端螺旋差分电感器，而本实施例中，为三端差分电感器。

在差分电感器的应用中，往往需要在金属线圈的通路的中点处接入一个电位，因此在该处引出中心抽头线，形成三端子差分电感器，中心抽头处一般与偏置信号连接。请参阅图13，显示为本实施例中三端螺旋差分电感器的结构示意图。除增加中心抽头7外，本实施例中的螺旋差分电感器结构与实施例二中相同，关于其具体结构请参见实施例二中相关描述，此处不再赘述。

请参阅图14，显示为图13所示结构的分解示意图。本实施例中，由于所述底层线圈3为两圈，所述顶层线圈4为一圈，因此整个电感器走线长度的一半处位于所述底层线圈的通路上，所述中心抽头7设置在该处。请参阅图15，显示为图14所示结构的侧视图，所述中心抽头7通过触点5与所述底层线圈3相应处下表面连接。

需要指出的是，在其它实施例中，所述底层线圈及顶层线圈的面积、线宽、多指结构（支体）分布可根据需要进行调整，相应的，中心抽头的位置也会发生改变，此为本领域技术人员的公知常识，此处不应过分限制本发明的保护范围。

请参阅图16-a及图16-b，分别显示为传统差分电感器与本实施例中的螺旋差分电感器形成于基板上时的示意图。其中，所述基板包括有源区、多晶硅等。从图中可看出，本发明的螺旋差分电感器可以节省30%左右的面积，使得芯片面积可以更小。

请参阅图17及图18，显示为本实施例中的螺旋差分电感器的仿真结果，其中，图17为本实施例中的螺旋差分电感器第一端口及第二端口的Q性能比较，图18为本实施例中的螺旋差分电感器第一端口及第二端口的电感（L）性能比较。可看出，第一端口与第二端口无论是Q性能还是电感性能都相当匹配，具有良好的差分性能。

再请参阅图19，显示为本实施例中的螺旋差分电感器与传统差分电感器（图1所示结构）的整体Q性能比较，可看出，本发明的螺旋差分电感器在1.8～5GHz频段内的Q值相对于传统电感器结构有较大提升，超过8%，而大部分器件设计频段在该频段范围内。此外可看出，本实施例中的螺旋差分电感器的整体Q值曲线与实施例一非常相似，这是因为二者的结构基本相同，都是采用顶层线圈面积大于底层线圈面积的设计，只是在线宽、多指结构设计等方面有所调整。本发明的螺旋差分电感器，采用底层线圈和顶层线圈串联堆叠布局，不仅可以增加单位面积上的电感值，同时由于顶层线圈的面积大于底层线圈的面积，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。

综上所述，本发明的螺旋差分电感器采用底层线圈和顶层线圈串联堆叠布局，其中顶层线圈的面积大于底层线圈的面积。由于顶层线圈面积相对于底层线圈面积较大，可以补偿顶层线圈因底层线圈屏蔽导致的对地电容变小，使得差分电感器两端性能更加匹配，并提升Q值。同时，底层线圈和顶层线圈串联堆叠，不仅可以增加单位面积上的电感值，底层线圈还可以提供良好的屏蔽来减小整体电感器与基板间的耦合电容。此外，通过设置中心抽头并调整其位置，可以得到三端差分性能。本发明的螺旋差分电感器中还可选择性地采用多指结构降低线圈电阻并改善Q值，通过调整底层线圈和顶层金属线圈的半径、线宽、多指结构分布及中心抽头的位置来平衡第一端口和第二端口，可以获得良好的差分性能。相对于传统的两端或三端差分电感器，本发明可以节省30%左右的面积，并且在1.8～5GHz频段（大部分器件设计频段在该频段范围内）的Q值相对于传统电感器结构有较大提升，可以超过8%，同时还可以提高单位面积上的电感值。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种螺旋差分电感器，至少包括：

第一端口及与所述第一端口相向设置的第二端口；

底层线圈及形成于所述底层线圈上方的顶层线圈；

其特征在于：

所述底层线圈及所述顶层线圈均为螺旋线圈；所述顶层线圈的外端与所述第一端口连接，所述底层线圈的外端与所述第二端口连接，所述第一端口及所述第二端口均为双层结构，其上下层通过若干触点连接，所述顶层线圈及所述底层线圈的内端相互连接实现串联；

所述顶层线圈的面积比所述底层线圈的面积大5％～40％。

2.根据权利要求1所述的螺旋差分电感器，其特征在于：所述底层线圈及所述顶层线圈均包括主体及从所述主体一端延伸的x个支体，其中，x为整数且满足x≥2；所述底层线圈的x个支体末端分别与所述顶层线圈的x个支体末端连接实现串联。

3.根据权利要求2所述的螺旋差分电感器，其特征在于：所述顶层线圈或/和底层线圈中至少有一个支体由至少两条金属线并联而成。

4.根据权利要求3所述的螺旋差分电感器，其特征在于：所述支体中所有金属线的线宽相等。

5.根据权利要求3所述的螺旋差分电感器，其特征在于：所述支体中外圈金属线的线宽小于内圈金属线的线宽。

6.根据权利要求5所述的螺旋差分电感器，其特征在于：所述支体中至少包括三条金属线，其中最外圈金属线和次外圈金属线之间通过至少一个连接件连接。

7.根据权利要求1所述的螺旋差分电感器，其特征在于：所述顶层线圈的厚度大于或等于所述底层线圈的厚度。

8.根据权利要求1所述的螺旋差分电感器，其特征在于：所述螺旋差分电感器在走线长度的一半处通过中心抽头引出。

9.根据权利要求1所述的螺旋差分电感器，其特征在于：所述底层线圈或顶层线圈为至少两圈。