CN104714481A - 数控机床热误差反馈截断补偿脉冲发送控制电路及方法 - Google Patents

Abstract

本发明公开了一种数控机床热误差反馈截断补偿脉冲发送控制电路和控制方法，控制电路基于FPGA芯片和外部脉冲叠加电路实现，FPGA芯片包括外部信号接收端口、内部时钟分频电路、内部功能时序逻辑电路、补偿脉冲输出端口和系统硬件电路。本发明通过外部信号输入端口接收来自热误差补偿控制器的处理器发送的控制信号，在信号处理电路发送的触发信号作用下，在恰当的补偿时机内，将内部产生的正交补偿信号由补偿脉冲发送端口输送到外部脉冲叠加电路中，从而实现数控机床热误差的快速、精确补偿。

Description

数控机床热误差反馈截断补偿脉冲发送控制电路及方法

技术领域

本发明涉及数控机床热误差补偿技术领域，具体地指一种数控机床热误差反馈截断补偿脉冲发送控制电路及方法。

背景技术

数控机床是制造领域的重要装备，其加工性能是一个国家制造业发展水平的主要标志之一。随着现代制造业不断向高精度、高速度、高智能的发展，对数控机床等基础制造装备的性能指标要求也日益提高。诸如数控钻床、数控铣床和切削中心等精密加工设备，由于自身材质、结构和加工环境的原因，在对零件加工过程中存在着几何误差、热误差、伺服误差和定位夹紧误差等影响加工精度稳定性的因素。国内外研究表明，对于一些重型数控机床以及精密数控机床由于热误差引起的加工误差约占总加工误差的40％到70％左右，由此可见，开发有效的数控机床热误差补偿装置对提高数控机床加工精度有着重要意义。

目前，国内外众多高校、研究机构以及加工设备制造厂商对数控机床的热误差补偿做了充分研究，并取得了显著成果。现有降低数控机床热误差影响的方法主要有：主动方法(如温度控制法、预防法等)以及被动的方法(如热误差补偿法等)。热误差补偿法主要包含数控系统内嵌误差补偿模块、反馈截断补偿法和原点平移补偿法三种补偿实现方式。

数控系统内嵌误差补偿模块需要由数控系统开发厂商提供，并提供外部的补偿接口，供用户修改误差补偿模型，数控系统根据修改后的数据在一个粗插补周期内修正误差，从而最终实现其补偿。目前主流的数控系统厂商仅提供一些简单的单维补偿功能，并且其误差补偿接口不具有通用性。原点平移补偿法也是通过误差补偿控制器计算当前时刻机床的误差，和数控系统通讯，将该误差信号叠加到整个工件加工坐标上，使得加工零件的工件坐标整体偏移以最终实现其误差补偿。由于该方法是把将要加工的若干段轨迹进行整体偏移，其误差补偿的有效性是建立在轮廓各处的热误差都相同的基础上的。这时如果轨迹两端的热误差相差比较大，会导致最终的补偿效果很差，甚至引入新的误差。由于上述两种方式存在明显的缺陷，反馈截断补偿法已成为数控机床热误差补偿的重要方式。

反馈截断法是通过将热误差模型的计算数值直接插入到伺服系统的位置反馈环中而实现的。热误差补偿控制器获取进给驱动伺服电机的编码器反馈正交脉冲信号，同时，该补偿控制器还计算机床的热误差，且将等同于热误差的正交脉冲信号与编码器正交脉冲信号相加减，伺服系统据此实时调节机床的进给位置。为了避免补偿脉冲影响数控机床的正常工作，补偿控制器需在反馈正交脉冲的同低1/4周期内完成补偿脉冲的发送。

大连理工大学高玉平与大连理工大学薛林均采用数控机床反馈截断法成功的实现了数控机床的热误差值补偿(参看文献“数控机床热误差的反馈截断式补偿研究”，来自大连理工大学硕士学位论文，2009年；参看文献“基于DSP的数控机床热误差补偿系统的研究”，来自大连理工大学硕士学位论文，2012年)，前者采用PIC单片机产生与数控机床反馈脉冲具有相同特征的补偿脉冲，后者用DSP处理器产生补偿脉冲。上述两种方法由于受到单片机和DSP处理器自身处理速度和IO口翻转速度的影响，无法对高速运动的数控机床进行有效补偿，存在一定的局限性。

发明内容

本发明针对现有技术中的数控机床热误差补偿方法中，反馈截断式补偿法补偿脉冲发送频率低，无法对高速数控机床进行快速有效补偿的不足，提出了一种基于FPGA的数控机床热误差反馈截断补偿脉冲发送控制电路及方法。

为实现上述目的，本发明所设计的嵌入式数控机床热误差实时补偿控制器，其特殊之处在于，所述控制电路基于FPGA芯片和外部脉冲叠加电路实现，所述FPGA芯片包括：

外部信号接收端口：接收从外部信号处理电路获取的补偿触发信号和从外部处理器获取的补偿脉冲控制信号并将所述补偿触发信号和补偿脉冲控制信号发送至内部功能时序逻辑电路；

内部时钟分频电路：对从系统硬件电路获取的高频时钟信号进行分频处理为分频时钟信号并发送至内部功能时序逻辑电路；

内部功能时序逻辑电路：对所述补偿触发信号和补偿脉冲控制信号进行处理，并通过所述分频时钟信号产生正交补偿脉冲发送至补偿脉冲输出端口；

补偿脉冲输出端口：将所述正交补偿脉冲发送至外部脉冲叠加电路；

系统硬件电路：为FPGA芯片工作提供辅助电路支持；

所述外部脉冲叠加电路将FPGA芯片产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号。

进一步地，所述外部信号接收端口从外部处理器获取的补偿脉冲控制信号包括使能信号、复位信号、补偿方向、补偿脉冲个数和补偿起始信号。使能信号和复位信号用于启动FPGA芯片，补偿方向、补偿脉冲个数和补偿起始信号用于产生正交脉冲信号。

更进一步地，所述系统硬件电路包括用于提供电源供给的系统电源电路、用于提供复位信号的复位电路、用于产生高频时钟信号的外部时钟电路和用于提供外部调试接口的调试配置电路。

更进一步地，所述内部时钟分频电路发送的分频时钟信号包括为频率分别为f＝10MHZ、f＝1MHZ和f＝10kHZ的时钟信号。f＝10MHZ、f＝1MHZ和f＝10kHZ的分频时钟信号分别用于输入输出、IO口翻转和检测复位。

更进一步地，所述外部信号接收端口接收从外部信号处理电路获取的补偿触发信号以触发信号下降沿作为补偿脉冲的发送起点。

更进一步地，所述FPGA芯片采用EP2C8T144芯片，所述复位电路采用MAX708芯片，所述外部时钟电路采用49FCT3805，所述调试配置电路采用EPCS4SI8芯片。

一种用于上述的数控机床热误差反馈截断补偿脉冲发送控制电路的控制方法，包括如下步骤：

1)所述外部处理器对FPGA芯片进行使能和复位操作；

2)所述外部处理器向FPGA芯片发送补偿脉冲控制信号；

3)所述FPGA芯片根据外部信号处理电路发送的补偿触发信号产生正交补偿脉冲并发送至外部脉冲叠加电路；

4)所述外部脉冲叠加电路将FPGA芯片产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号。

优选地，所述步骤3)的具体步骤包括：

31)所述FPGA芯片获取补偿脉冲控制信号中的补偿脉冲个数、补偿方法和补偿起始信号；

32)所述FPGA芯片从外部信号处理电路获取的补偿触发信号中的补偿触发下降沿到来时，所述FPGA芯片根据补偿脉冲个数、补偿方法和补偿起始信号产生一组正交脉冲信号并发送至外部脉冲叠加电路，同时内部记录的补偿脉冲个数减一；

33)重复步骤32)直至内部记录的补偿脉冲个数为零。

最佳地，所述步骤32)还包括：32a)所述FPGA芯片接收补偿脉冲控制信号后向外部处理器发送“BUSY”高电平信号；

32b)所述FPGA芯片将正交补偿脉冲发送至外部脉冲叠加电路完成后向外部处理器发送“BUSY”低电平信号。

现阶段，国内外关于反馈脉冲叠加法的研究中，补偿叠加脉冲均采用热误差补偿控制器的处理器软件产生。虽然该方法简便易行，但是由于处理器的运算频率和IO口速率有限，补偿脉冲的频率远远小于数控机床高速运行的反馈脉冲频率。因此，软件产生补偿脉冲会降低热误差补偿控制器的实时性。本发明为了有效解决软件产生脉冲实时性差的缺陷，采用SoC技术，利用FPGA内部的可编程门阵列和VHDL硬件描述语言设计组合逻辑电路和时序逻辑电路，通过外部信号输入端口接收来自热误差补偿控制器的处理器发送的控制信号，在信号处理电路发送的触发信号作用下，在恰当的补偿时机内，将内部产生的正交补偿信号由补偿脉冲发送端口输送到外部脉冲叠加电路中，从而实现数控机床热误差的快速、精确补偿。由于FPGA外部时钟一般为百兆赫兹，所以该方法产生的补偿脉冲可达到十兆赫兹级，远高于数控机床反馈脉冲频率。

本发明与现有技术相比具有如下突出特点：

1.将数控机床热误差反馈截断补偿法的正交补偿脉冲生成电路模块化处理，便于电路的后期维护，并提高了电路的适用范围。

2.利用FPGA完成热误差补偿逻辑，降低了热误差反馈截断补偿法处理器的工作量，节省了处理器内部资源，提高了系统工作效率。

3.采用FPGA的IO口翻转产生正交补偿脉冲，脉冲频率高，边沿陡峭，可以满足高速机床的热误差补偿需求。

附图说明

图1为本发明的结构框图。

图2为本发明的FPGA顶层设计图。

图3为本发明的控制时序图。

图4为本发明的仿真波形图。

图5为本发明的控制软件流程图。

图6为本发明的实施例发送正向补偿脉冲波形图。

图7为本发明的实施例发送反向补偿脉冲波形图。

图中：1.外部信号处理电路，2.外部处理器，3.FPGA芯片，3-1.FPGA内部分频电路，3-2.外部信号输入端口，3-3.功能时序逻辑电路，3-4.补偿脉冲输出端口，3-5.系统硬件电路，3-51.系统电源电路，3-52.复位电路，3-53.外部时钟电路，3-54.调试配置电路，4.外部脉冲叠加电路。

具体实施方式

以下结合附图和具体实施例对本发明作进一步的详细描述。

如图1所示，本发明一种控制电路基于FPGA芯片3和外部脉冲叠加电路4实现，外部系统电路还包括外部信号处理电路1和外部处理器2。

外部信号处理电路1获取数控机床伺服系统正交编码反馈脉冲，当正交编码脉冲的两路信号处于同低的1/4周期时，外部信号处理电路1向FPGA芯片3发送低电平，而在其余3/4周期内，外部信号处理电路1向FPGA芯片3发送高电平，FPGA芯片3在获取低电平后，依据其它信号产生补偿脉冲，并将补偿脉冲发送到外部脉冲叠加电路。概括之，外部信号处理电路1向FPGA芯片3发送补偿脉冲控制信号。

外部处理器2为热误差补偿控制器的处理器，外部处理器2通过对获取的数控机床温度数据进行建模分析，得到数控机床热误差补偿数字量，并转化为带有方向性的补偿脉冲数。系统工作开始后，外部处理器2对FPGA芯片3进行使能和复位操作，其次将补偿脉冲数和补偿方向传送到FPGA芯片3，然后将补偿开始信号发送到FPGA芯片3，最后读取FPGA芯片3返回的“BUSY”信号，如果信号为高，则表示本次补偿未结束，如果信号为低，则本次补偿已结束可以进行下次补偿。

FPGA芯片3包括外部信号接收端口3-2、内部时钟分频电路3-1、内部功能时序逻辑电路3-3、补偿脉冲输出端口3-4和系统硬件电路3-5。

外部信号接收端口3-2接收从外部信号处理电路1获取的补偿触发信号和从外部处理器2获取的补偿脉冲控制信号并将补偿触发信号和补偿脉冲控制信号发送至内部功能时序逻辑电路3-3。补偿脉冲控制信号包括使能信号、复位信号、补偿方向、补偿脉冲个数和补偿起始信号。

内部时钟分频电路3-1对从系统硬件电路3-5获取的高频时钟信号进行分频处理为分频时钟信号并发送至内部功能时序逻辑电路3-3；内部时钟分频电路3-13-1对输入的高频时钟信号进行分频处理，将分频得到的f＝10MHZ、f＝1MHZ和f＝10kHZ的时钟信号送至内部其它单元电路。f＝10MHZ、f＝1MHZ和f＝10kHZ的分频时钟信号分别用于输入输出、IO口翻转和检测复位。

内部功能时序逻辑电路3-3对补偿触发信号和补偿脉冲控制信号进行处理，并通过分频时钟信号产生正交补偿脉冲发送至补偿脉冲输出端口3-4。

补偿脉冲输出端口3-4将正交补偿脉冲发送至外部脉冲叠加电路4。

系统硬件电路3-5为FPGA芯片3工作提供辅助电路支持。系统硬件电路3-5包括用于提供电源供给的系统电源电路3-51、用于提供复位信号的复位电路3-52、用于产生高频时钟信号的外部时钟电路3-53和用于提供外部调试接口的调试配置电路3-54。系统电源电路3-51为本发明提供稳定的电源供给，包含一个低压差DCDC芯片，能够将5V输入电压转变为3.3V和1.8V两种低电压大电流输出，保证了FPGA芯片3和外围电路的稳定工作。复位电路3-52包含MAX708芯片，在无复位按键按下的情况下，向FPGA芯片3输出高电平信号，当复位键按下后，向FPGA芯片3输出低电平，使其进行外部复位。外部时钟电路3-53包含49FCT3805时钟专用芯片，该芯片将有源晶振产生的高频振荡信号进行整形后一分五，为FPGA芯片3各BANK提供独立的时钟输入。调试配置电路3-54包括JTAG接口、AS接口和EPCS4SI8芯片，JTAG接口可以实现FPGA芯片3的在线调试，AS接口可以将VHDL编写的硬件描述代码写入和EPCS4SI8配置芯片内，FPGA芯片3每次上电启动后，从EPCS4SI8配置芯片内读取代码并运行。FPGA芯片3正常工作需要系统硬件电路3-5支持，系统硬件电路3-5称为FPGA最小系统，主要包括系统电源电路3-51、复位电路3-52、外部时钟电路3-53、JTAG调试接口和AS配置电路。

外部脉冲叠加电路4将FPGA芯片3产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号，使经过该电路的信号具有补偿脉冲和原始脉冲的双特性，实现反馈脉冲的加减。

本发明为了实现预期目标，首先利用Quartus II开发环境对EP2C8T144内部门阵列按照功能逻辑进行了重新布线设计和顶层设计，然后并对引脚进行了重定义，最后在Quartus II开发环境进行了时序反正验证，其顶层设计图如图2所示。FPGA芯片3作为本发明的核心器件，具有输入和输出功能，其输入输出定义及逻辑如下：

1.输入信号：

QE_CLK，芯片时钟输入。

QE_EN，芯片使能输入，高有效。

QE_START，补偿周期开始信号，当该信号的下降沿到来，芯片自主择机发送补偿脉冲。

QE_RESET，复位信号，低有效，使芯片内部所有信号量初始化。

QE_DIR，补偿脉冲方向信号，当为1时，补偿脉冲A相超前于B相，当为0时，补偿脉冲B相超前于A相。

QE_NUMBER[3..0]，补偿脉冲个数信号，一次补偿的脉冲个数，范围为0-15。

QE_TOUCH，补偿触发信号，数控机床原始反馈脉冲同低产生的低电平信号，每当下降沿到来，芯片发送一个补偿脉冲。

2.输出信号：

QE_OUT[1..0]，补偿脉冲信号A、B两相正交输出，根据QE_DIR信号值依次输出00、01、11、10、00或00、10、11、01、00五个状态。

QE_BUSY，忙/闲信号，当芯片接收到嵌入式处理器控制信息后，该管脚置高，当补偿脉冲发送完毕后该管脚拉低。

本发明作为单独模块化电路，工作时受外部信号的控制，各信号间时序逻辑如图3所示。

一种上述的数控机床热误差反馈截断补偿脉冲发送控制电路的控制方法，包括如下步骤：

1)外部处理器2对FPGA芯片3进行使能和复位操作。具体包括：

11)上电后先给定各管脚电平，EN拉低，RESET抬高，START抬高，DIR任意，NUMBER为“0000”，确保芯片处于稳定空闲状态。

12)拉低复位信号RESET，至少需要100us以上的低电平，使芯片内部信号清零。

13)抬高使能信号EN，使芯片处于工作状态。

2)外部处理器2向FPGA芯片3发送补偿脉冲控制信号。

3)FPGA芯片3根据外部信号处理电路1发送的补偿触发信号产生正交补偿脉冲并发送至外部脉冲叠加电路4。具体步骤包括：

31)FPGA芯片3获取补偿脉冲控制信号中的补偿脉冲个数、补偿方法和补偿起始信号；

32)FPGA芯片3从外部信号处理电路1获取的补偿触发信号中的补偿触发下降沿到来时，FPGA芯片3根据补偿脉冲个数、补偿方法和补偿起始信号产生一组正交脉冲信号并发送至外部脉冲叠加电路4，同时内部记录的补偿脉冲个数减一。

32a)FPGA芯片3接收补偿脉冲控制信号后向外部处理器2发送“BUSY”高电平信号。

32b)FPGA芯片3输出方向信号DIR，使芯片获得补偿脉冲方向增减信息，输出补偿脉冲个数NUMBER，范围从0000-1111(二进制)，该信号一直持续到补偿完成，FPGA芯片3向外部处理器2发送“BUSY”低电平信号。

33)重复步骤32)直至内部记录的补偿脉冲个数为零。

4)外部脉冲叠加电路4将FPGA芯片3产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号。

拉低补偿启动信号START，至少保持100us的低电平，然后再抬高，使芯片处于工作就绪状态。再判断BUSY信号是否被拉低，如果被拉低则补偿完成，如果未被拉低则补偿未结束，继续判断等待。上述控制流程图如图4所示。为了验证电路的正确性，对FPGA芯片3内部电路进行了时序仿真，其仿真图如图5所示。

实验用机床选用装有“华中数控世纪星HNC-21M数控系统”的数控铣床，通过直线插补代码“G01 X 1000 F 1000”指令对数控铣床X轴进行控制，使其按照1000mm/min的速率向正方向直线插补1000um。同时修改热误差补偿控制器内预测模型参数，使热误差补偿控制器执行±1um热误差补偿，通过示波器测量脉冲叠加电路波形，测试波形如图6、7所示。由图可看出，本发明接收到控制器指令，并自行分辨补偿时机，将补偿脉冲发送到了脉冲叠加电路中。

本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (9)

1.一种数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述控制电路基于FPGA芯片和外部脉冲叠加电路实现，所述FPGA芯片包括：

外部信号接收端口：接收从外部信号处理电路获取的补偿触发信号和从外部处理器获取的补偿脉冲控制信号并将所述补偿触发信号和补偿脉冲控制信号发送至内部功能时序逻辑电路；

内部时钟分频电路：对从系统硬件电路获取的高频时钟信号进行分频处理为分频时钟信号并发送至内部功能时序逻辑电路；

内部功能时序逻辑电路：对所述补偿触发信号和补偿脉冲控制信号进行处理，并通过所述分频时钟信号产生正交补偿脉冲发送至补偿脉冲输出端口；

补偿脉冲输出端口：将所述正交补偿脉冲发送至外部脉冲叠加电路；

系统硬件电路：为FPGA芯片工作提供辅助电路支持；

所述外部脉冲叠加电路将FPGA芯片产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号。

2.根据权利要求1所述的数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述外部信号接收端口从外部处理器获取的补偿脉冲控制信号包括使能信号、复位信号、补偿方向、补偿脉冲个数和补偿起始信号。

3.根据权利要求1所述的数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述系统硬件电路包括用于提供电源供给的系统电源电路、用于提供复位信号的复位电路、用于产生高频时钟信号的外部时钟电路和用于提供外部调试接口的调试配置电路。

4.根据权利要求1所述的数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述内部时钟分频电路发送的分频时钟信号包括为频率分别为f＝10MHZ、f＝1MHZ和f＝10kHZ的时钟信号。

5.根据权利要求1所述的数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述外部信号接收端口接收从外部信号处理电路获取的补偿触发信号以触发信号下降沿作为补偿脉冲的发送起点。

6.根据权利要求3所述的数控机床热误差反馈截断补偿脉冲发送控制电路，其特征在于：所述FPGA芯片采用EP2C8T144芯片，所述复位电路采用MAX708芯片，所述外部时钟电路采用49FCT3805，所述调试配置电路采用EPCS4SI8芯片。

7.一种用于权利要求1～6任一项所述的数控机床热误差反馈截断补偿脉冲发送控制电路的控制方法，其特征在于：包括如下步骤：

1)所述外部处理器对FPGA芯片进行使能和复位操作；

2)所述外部处理器向FPGA芯片发送补偿脉冲控制信号；

3)所述FPGA芯片根据外部信号处理电路发送的补偿触发信号产生正交补偿脉冲并发送至外部脉冲叠加电路；

4)所述外部脉冲叠加电路将FPGA芯片产生的正交补偿脉冲和数控机床原始正交反馈脉冲进行叠加，形成补偿脉冲发送控制信号。

8.根据权利要求7所述的嵌数控机床热误差反馈截断补偿脉冲发送控制电路的控制方法，其特征在于：所述步骤3)的具体步骤包括：

31)所述FPGA芯片获取补偿脉冲控制信号中的补偿脉冲个数、补偿方法和补偿起始信号；

32)所述FPGA芯片从外部信号处理电路获取的补偿触发信号中的补偿触发下降沿到来时，所述FPGA芯片根据补偿脉冲个数、补偿方法和补偿起始信号产生一组正交脉冲信号并发送至外部脉冲叠加电路，同时内部记录的补偿脉冲个数减一；

33)重复步骤32)直至内部记录的补偿脉冲个数为零。

9.根据权利要求8所述的嵌数控机床热误差反馈截断补偿脉冲发送控制电路的控制方法，其特征在于：所述步骤32)还包括：

32a)所述FPGA芯片接收补偿脉冲控制信号后向外部处理器发送“BUSY”高电平信号；

32b)所述FPGA芯片将正交补偿脉冲发送至外部脉冲叠加电路完成后向外部处理器发送“BUSY”低电平信号。