CN104700886A - 具有电源状态传感器的存储器电路 - Google Patents

具有电源状态传感器的存储器电路 Download PDF

Info

Publication number
CN104700886A
CN104700886A CN201310654610.9A CN201310654610A CN104700886A CN 104700886 A CN104700886 A CN 104700886A CN 201310654610 A CN201310654610 A CN 201310654610A CN 104700886 A CN104700886 A CN 104700886A
Authority
CN
China
Prior art keywords
voltage
memory
power
memory array
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310654610.9A
Other languages
English (en)
Other versions
CN104700886B (zh
Inventor
崔璟
章沙雁
赵云午
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Priority to CN201310654610.9A priority Critical patent/CN104700886B/zh
Priority to US14/493,353 priority patent/US9189053B2/en
Publication of CN104700886A publication Critical patent/CN104700886A/zh
Application granted granted Critical
Publication of CN104700886B publication Critical patent/CN104700886B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
    • G06F11/3037—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a memory, e.g. virtual memory, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3055—Monitoring arrangements for monitoring the status of the computing system or of the computing system component, e.g. monitoring if the computing system is on, off, available, not available
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Power Sources (AREA)

Abstract

用于数据处理器的电源控制电路用相应于存储器性能等级的供电电压供应存储器阵列。所述性能等级包括完全性能等级进而省电性能等级。电压传感电路传感所述存储器阵列的电压等级并且输出电源状态信号。所述电源状态信号用于确定当所述存储器阵列是苏醒时，能够被访问。

Description

具有电源状态传感器的存储器电路
背景技术
本发明一般地涉及数据处理装置，并且更具体地，涉及确定存储器电路的电源状态。
鉴于供电电池、便携式电子设备的广泛性，电源消耗量的减少是目前集成电路设计的重要方面。许多这样的便携式设备包括片上系统（SoC）。SoC通常包括处理器和一个或多个存储器，并且存储器占据SoC的电源消耗的相当大的部分。
根据现在的处理工作负荷，通过改变供应电路组件（例如存储器）的电源来管理电源消耗是公知的。例如，存储器在闲置处理期间处于低功耗睡眠模式，并且在主动处理期间处于高功率运行模式。在不同的电源模式中，可以动态改变供给电压和时钟频率中的至少一个，使得系统当被需要时能够传输高的吞吐量，而通过低速率/功耗期间的使用延长电池寿命。
在这样的电源管理策略中，当存储器是睡眠或在低功耗模式时，直到存储器完全苏醒过来才能访问存储器阵列。因此，对于存储器从睡眠模式转变为完全运行模式所需要的时间是重要的。在传统的系统中，电源管理控制器在预定唤醒时间期间保持对存储器的访问。通过模拟预先确定唤醒时间，然后为保持时间赋值。
当为唤醒时间使用固定延迟时可能产生的一个问题就是，由于实际的电路运行取决于处理、电压和温度（PVT）而变化，因而固定延迟值本质上是不准确的。因此，如果估计的延迟时间少于实际的延迟时间，那么电源管理控制器在存储器实际运行之前将允许执行存储器访问，这可能导致系统故障。因此，拥有用于确定实际的存储器唤醒时间的比较好的方式将是有利的。
附图简述
通过参考示例实施例的下面的描述连同附图一起，可以理解本发明，其中：
图1是根据本发明的实施例的包括电源状态反馈单元的片上系统的示意性框图；
图2是根据本发明的另一实施例的包括多个电源状态反馈单元的片上系统的示意性框图；
图3是图1的电源状态反馈单元的示意性框图；
图4是示出了图3的开关控制器的示意性框图；
图5是示意性地示出了根据本发明的实施例的基于省电状态和运行状态之间的转变的存储器电路的电压截止阈值的曲线图；
图6是示出了采用传统系统中的存储器唤醒事件的允许存储器访问的相对时序的时序图；
图7是示出了采用根据本发明的实施例的存储器唤醒事件的允许存储器访问的相对时序的时序图；
图8是根据本发明的实施例示出了SRAM阵列唤醒处理的流程图；以及
图9是根据本发明的实施例示出了用于检测具有引起存储器内的数据丢失/损坏的可能性的电压扰动以及用于触发任何丢失数据的恢复的处理的流程图。
具体实施方式
下面结合附图说明的详细描述旨在作为目前优选的本发明的实施例的描述，并不旨在代表本发明可能被实施例的唯一的形式。将理解，相同或者相等的功能可以通过不同的实施例完成，这些实施例旨在被包括在本发明的精神和范围内。在图中，相同的数字被用于通篇说明相同的元件。此外，术语“包括”“包含”或者其任何其他的变化形式，旨在覆盖非穷举的包含，例如包括了一系列的元件或步骤的模块、电路、设备组件、结构以及方法步骤，这些元件和步骤不仅仅这些元件，而是包括了相对这样的模块、电路、设备组件或步骤没有明确列出或者特有的其他的元件或步骤。通过“包括……一个”进行的元件或步骤并不（没有更多的限制）排除包括该元件或步骤的附加的同等的元件或步骤的存在。
在一个实施例中，本发明提供一种集成电路，包括存储器电路，包括存储器阵列；电源控制电路，用于控制提供至所述存储器阵列的功率，并且用于控制对所述存储器阵列的访问。电源控制电路将与多个存储器性能等级中的一个相对应的供电电压提供给所述存储器阵列，所述多个存储器性能等级包括完全性能等级和至少一个省电性能等级。电压传感电路，耦合至所述存储器阵列用于感测所述存储器阵列的电压等级。取决于所感测的电压等级，所述电压传感电路产生指示所述存储器阵列的存储器性能等级的电源状态信号。电源控制电路还取决于所述电源状态信号允许对所述存储器阵列的访问。
在另一个实施例中，本发明提供控制访问集成电路中的存储器的方法，该集成电路包括存储器、处理器以及具有电压传感电路的电源管理控制器。该方法包括将与多个存储器性能等级中的一个相对应的供电电压提供给所述存储器，所述存储器性能等级包括完全性能等级和至少一个省电性能等级；用所述电压传感电路感测所述存储器的存储器阵列的电压等级。取决于所感测的电压等级，产生用于所述存储器阵列的电源状态信号，所述电源状态信号指示所述存储器的多个存储器性能等级中的一个。取决于所述电源状态信号的值允许存储器访问操作。
在进一步的实施例中，本发明提供一种控制器，用于控制访问存储器电路的存储器阵列。所述控制器包括电压传感电路，用于接收所述存储器阵列的感测电压等级；以及电源管理控制器（PMC），连接至所述电压传感电路。所述PMC取决于所感测的电压等级产生指示所述存储器电路的多个存储器性能等级中的一个的电源状态信号，所述存储器性能等级包括完全性能等级和至少一个省电性能等级，以及所述PMC取决于所述电源状态信号的值允许存储器访问操作。
现在参考图1，示出了可以是片上系统（SOC）的集成电路（IC）100的示意性框图，强调了本发明的特征。IC 100包括具有外围逻辑块104和存储器阵列106的存储器电路102。在一个实施例中，存储器阵列106包括SRAM阵列。IC 100还包括存储器控制单元（MCU）108；电源管理控制器（PMC）110；阵列电源开关112，以及电源状态反馈单元114。IC 100具有多个被提供用于节省功率的电压域，所述电压域包括第一或Vdd外围域120、第二或常开（always on）域122以及第三或Vdd阵列域124，其中Vdd代表IC100的正供电电压。
存储器电路102横跨两个不同的电压域，即Vdd外围域120和Vdd阵列域124。存储器外围逻辑块104和MCU 108位于Vdd外围域120中；PMC 110、阵列电源开关112和电源状态反馈单元114位于常开域122中，以及存储器阵列106位于Vdd阵列域124中。存储器电路102包括多个存储器块和/或存储器阵列106，而外围逻辑块104包括用于控制存储器阵列106的各方面操作的电路。可以根据电源管理策略改变正供电电压Vdd，使得由PMC 110减少Vdd以使存储器电路102处于睡眠状态，以及增加Vdd以使存储器电路102处于运行状态。存在相应于IC 100的完全运行状态的最大供电电压。
优选地，存储器电路102被配置用于在多个不同的性能等级用相应的供电电压运行。多个性能等级至少包括完全性能等级（其中供电电压是完全（最大可用的）供电电压），以及至少一个省电性能等级，其中加在存储器102上的供电电压小于完全供电电压。多个性能等级可以被分类为能够执行存储器访问操作的运行性能等级（或状态）。例如完全性能等级是相应于完全电压等级和完全时钟频率的运行性能等级，但是可以提供至少一个进一步的运行性能等级，其中仍然能够执行存储器访问操作，但处于相对完全性能等级来说以降低的电压和减小的时钟速度来执行存储器访问操作。
省电性能等级可以是数据保持性能等级，其中供电电压足以保持存储在存储器电路102中的数据（就保持数据的易失性存储器的意义而言），或者可选择地，性能等级可以是数据丢失省电性能等级，其中供电电压不足以保持存储在存储器电路102中的数据。任何省电性能等级在本文中被称为睡眠状态，其中电压和时钟速度不足以可靠地支持存储器访问操作。当存储器电路102处于睡眠状态中时，存储器访问操作不能执行。正如本领域所公知的，睡眠状态是处理操作被临时暂停的状态。
PMC 110取决于主要的处理需求而执行电源控制策略。因为能量消耗一般是电压的二次函数，所以减小供电电压Vdd会降低能量消耗。一种省电技术是在计算活动低的期间降低时钟频率。这降低了功率但不会显著地影响每个处理任务消耗的总能量，原因在于总能量很大程度上与时钟频率是不相关的。降低电压易于提高能量效率，但损害峰值吞吐量。响应于计算负载的需要而动态地改变时钟频率和供电电压Vdd允许在低处理吞吐量期间降低每个任务消耗的能量，但是当需要时，也允许使用峰值吞吐量。PMC 110可配置成执行这些省电策略。
被提供给Vdd阵列域124的电压Vdd阵列独立于与常开域122和Vdd外围域120相对应的电压。如图1所示，Vdd阵列源于由PMC 110控制的阵列电源开关112。PMC 110产生被提供给阵列电源开关112的开关使能信号，并且当阵列电源开关112为导通时，开关112将Vdd阵列网信号供给存储器阵列106。常开域122中的阵列电源开关112的布置允许阵列电源开关112甚至在IC 100的低功率模式/状态中保持其功能，并且因此根据动态电源管理控制算法能够单独地切换存储器阵列106。因此，例如，存储器阵列106可以独立于IC 100的处理器电路（未示出）而被切换到低功率模式/省电状态。
电源状态反馈单元114执行存储器阵列106的当前电源状态的测量并且产生提供存储器阵列106电源状态的实时指示的一个或多个信号，并且通过先进的程序应用（例如电源管理软件）以处理用于使用的电源状态信息。因此，电源状态反馈单元114提供关于存储器电源状态的可视的且可验证的信息。
电源状态反馈电源114通过从包括存储器阵列106的引脚的传感网读取电压信号，从而获得存储器阵列电源状态测量。存储器阵列106的感测的电压等级被提供给MCU 108以及被提供给PMC 110。在一个实施例中，MCU 108包括微控制器电路。在可替换的实施例中，MCU 108是例如下列之一：处理核心、片上系统、平台逻辑块以及存储器管理单元。
图2示意性地示出了根据本发明的第二个实施例的集成电路200。IC 200类似于图1的IC 100，因为其包括存储器电路202、存储器控制器单元204以及电源管理控制器206，但是IC 200不同于IC 100在于其包括多个SRAM阵列208、210而不是单一的SRAM阵列。在这个示例实施例中，已经示出了两个SRAM阵列，但是在可替换的实施例中，本领域的技术人员将理解，能够提供任何数量的SRAM阵列。如图2所示，第一SRAM阵列208被连接至相应的第一电源状态反馈单元212，其执行在第一SRAM阵列208中的感测电压的片上测量，处理该信号并且将该电压测量提供给PMC 206和MCU 204。类似地，第二SRAM阵列210被连接至第二电源状态反馈单元214，其直接从第二SRAM阵列210的电路引脚感测主要电压，并且处理该信号用于供给PMC 206和MCU 204。
IC200还具有阵列电源开关216用于对第一和第二SRAM阵列208和210开关Vdd。然而，布局被配置为使得取决于处理需求，能够独立地开关两个SRAM阵列208、210的电源。在可替换的实施例中，分开的阵列电源开关能够被提供给每个存储器阵列、存储器块或部分。
图3是图1的电源状态反馈单元114的示意性框图。电源状态反馈单元114包括电压传感器302、开关控制器304、计数器306以及电源状态寄存器组308。电压传感器302包括用于通过电路引脚（电源网）感测存储器阵列106的电压等级的电路，用于处理感测信号并且输出电源状态信号到开关控制器304指示电源关和电源开之一的电路。在该实施例中，电源状态信号是数字信号并且该数字信号的边缘表明开关事件完成。电压传感器302实时地确定存储器阵列106或者至少其一部分的电源状态。
在该实施例中，由电压传感器302输出并且供给开关控制器304的电源状态信号相对于开关控制器304是异步的。换言之，没有控制开关控制器304的输出与电压传感器302的输出的共用时钟。然而，在可替换的实施例中，由电压传感器302输出的电源状态信号与开关控制器304是同步的。
进一步的电压传感器输出信号被提供作为对计数器306的输入。电压传感器输出信号被用于电压扰动检测。具体地，电压传感器302检测包括多于预定最小持续时间的电压暂降的电压扰动。在由电压暂降影响的部分存储器阵列106中，这样的电压暂降可能引起数据丢失和/或数据损坏。当检测电压中的最初暂降时，计数器306执行计数以创建暂降的持续时间是否大于或者等于可能造成数据从存储器中丢失的阈值持续时间。如果发现电压暂降持续至少阈值持续时间，则开关控制器304接收来自于计数器306的该信息，并且将其供给MCU108和/或PMC 110，其触发丢失数据恢复处理。图9中更加详细地描述了丢失数据恢复处理。
在该实施例中，电压传感器302属于图1的常开电压域122并且物理上与存储器阵列106相邻。然而，在可替换的实施例中，物理上安排电压传感器302使得其被约束在存储器阵列106块中，但是整体上电压传感器302仍然运行在常开电压域122中。
通过考虑从与阵列电源开关112到存储器阵列106的信号路径（参见图1）相对应的Vdd阵列源网（引脚）传送的最差情况，进行Vdd阵列电源传感网（电压测量引脚）的精确物理布置用于特定的SoC配置，并且用于从存储器阵列106至电源状态反馈单元114的信号路径。这种最差情况传送方案考虑了两个网之间的电流（I）乘以电阻（R）（I*R）的下降。
开关控制器304执行取决于电压传感器302导致的感测电压的控制功能。开关控制器304处理来源于电压传感器302的电源状态信号并且产生提供给存储器控制器单元108和电源管理控制器110的信号，其中由集成电路形成其一部分的硬件和软件使用该信号。在图3中，开关控制器304接收来自于单一电压传感器302的电源状态信号，但是在可替换的实施例中，单一开关控制器被配置用于从与存储器阵列106的多个不同部分相对应的多个电压传感器接收异步数字电压信号。为了不同的用途，开关控制器304同步和异步地发送最终的电源状态信息至PMC 110。
如图1所示，电源状态反馈单元114位于常开电压域122中。电压传感器302和开关控制器304处在常开电压域122中的安排意味着甚至在IC 100的低功率处理模式（省电状态）中，它们都是完全运行的。
存储器控制器单元108可以访问寄存器组340，并且取决于从寄存器340读取的值，存储器控制器单元108确定是否允许在省电状态（例如睡眠模式）与相应于较高供电电压的运行状态（例如完全电源状态）之间切换存储器阵列106。在一些实施例中，可能只有苏醒和睡眠两个不同的状态，但是在该特定的实施例中，具有多个运行状态，其被提供有的各自的多个不同的运行电压等级。取决于电源管理策略，可以在多个状态中的任何一个与多个状态中的任何其他状态之间切换存储器阵列106。
计数器306是根据本发明的实施例的睡眠时间控制功能的核心部件。根据睡眠时间控制功能，存储器阵列106仅能从睡眠状态转变至运行状态（即在其保持在预定睡眠时间的睡眠状态之后，仅能唤醒）。该功能的目的是为了避免存储器110在睡眠模式和运行模式之间太频繁的转变。在该实施例中，计数器106被重置为零并且当存储器阵列106接收到指示睡眠/唤醒状态转变要发生的电源事件时开始计数，并且当到达最大值（最大值已经预先被定义）时停止计数。如上所述，计数器306还保持与检测电压暂降的持续时间相关且与丢失数据恢复处理相关的计数。
下面将参考图4描述，计数器306被控制用于根据总线/系统时钟和低功率时钟中的一个计数。低功率时钟具有比系统/总线时钟低的频率，但是无论当前执行的IC 100的电源状态/电源模式如何，低功率时钟是常开的。
寄存器组340包括最大计数值310、电源状态值312、状态就绪值314、电源等级阈值316以及旁路值318。最大计数值310是为计数器306保持最大计数值的读/写寄存器。最大计数值控制存储器阵列106在睡眠状态和运行状态之间的转变频率。最大计数值是可编程的。电源状态值312是为相应的存储器阵列106指定了开/关电源状态的只读寄存器。在图2的实施例中，如果存在多个SRAM阵列208、210，则相应的多个电源状态值被存储在电源状态寄存器312中。
状态就绪寄存器314存储只读值，该只读值指定是否已经经过了足够的时间使得存储器阵列106能够从睡眠状态转变为运行状态。当计数器306达到指示已经经过了最小睡眠时间期间的预定阈值时，置位状态就绪状态比特，并且当重置计数器306时重置该状态比特。在该实施例中，计数器306从零计数直至预定最大计数阈值，但是在可替换的实施例中，计数器306从最大值开始减小以确定何时已经达到最小睡眠时间。
旁路寄存器318是可配置用于指定计数器306的功能是否是要被旁路的读/写寄存器。换言之，旁路寄存器348允许打开或关闭睡眠时间控制功能，而最大计数寄存器310允许对睡眠时间阈值设定参数。尽管睡眠时间控制功能仅在存储器阵列106处于睡眠/省电模式中预定睡眠时间之后才允许唤醒存储器阵列106，但是通过使用旁路寄存器318，高优先级访问请求能够覆写这样的要求。高优先级访问请求可能来自于，例如IC 100的执行单元、微控制器指令或者用户应用程序。
电源等级阈值寄存器316是可配置用于存储与图9的丢失数据恢复处理相关的用户可配置电源阈值的读/写寄存器。存储在电源等级阈值寄存器316中的值定义了如下的电压，其中由电压传感器302感测的存储器电压必须降低到该电压以下，以将电压降分类为至少可能引起存储在存储器阵列106中的数据丢失的足够幅度的电压扰动。例如，在该实施例中，与电压暂降相关的电源等级阈值小于最大完全供电电压的70%。
图4示意性地示出了开关控制器304（图3）如何处理来自于电压传感器302的电源状态信号以供MCU 108和PMC 110使用。如图4所示，包括开关控制器304、计数器306以及寄存器308的电源状态反馈单元114的组件已经被组合在一起作为执行开关协处理器410的功能的电路。
开关协处理器410进一步包括用于在运行时间时钟414和低功率时钟416之间选择用于对睡眠时间计数器306提供时钟的复用器412。低功率时钟416运行在相对运行时间时钟414低的时钟频率处，并且是常开的。在存储器阵列106的睡眠模式中，可以临时选通运行时间时钟414。
总线420被提供用于形成MCU 108与寄存器308之间的通信链接。MCU 108读取寄存器340以确定是否应该允许存储器阵列106的睡眠模式与运行模式之间的转变。对于MCU 108的软件程序，总线420上的信息也是可访问的。
如图4所示，由电压传感器302输出的数字电源状态信号313被提供给开关协处理器410。直接通过开关协处理器410将电源状态信号313馈送至PMC 110作为异步存储器电源控制信号（async_mpc）。电源状态信号还被馈送至计数器306，其与寄存器308和开关控制器304一起执行处理，使得开关控制器304将同步存储器电源控制信号（sync_mpc）提供至PMC 110。取决于异步存储器电源控制信号（async_mpc）和同步存储器电源控制信号（sync_mpc）中的至少一个，PMC 110使用开关422控制对存储器阵列106的访问用于读/写操作。
图5是示出了用于随着存储器阵列106在关闭状态和打开状态之间转变，由电压传感器302感测的图1的存储器阵列106的电压曲线的曲线图。电压曲线510示出了随着存储器阵列106在睡眠状态或关闭状态（其中Vdd被减小至零）与运行或打开状态（其中Vdd被增加到完全供电电压值（最大值））之间转变的感测电压曲线，其中数据处理是可持续的。取决于根据图5的电压曲线而设置的阈值，来自于电压传感器302的电源状态信号在多个存储器性能等级的不同性能等级之间切换。例如，其中只有两个性能等级（睡眠状态和苏醒状态），电源状态信号简单地在关闭和打开状态之间切换。
然而，如图5所示，可以设置许多不同的电压阈值。对应于完全源电压的1%的第一电压阈值512指示存储器电路是打开还是关闭。在完全源电压的1%以下，存储器阵列106处于关闭状态。第二电压阈值514对应于完全源电压的70%；第三电压阈值516对应于完全源电压的80%以及第四电压阈值518对应于完全源电压的95%。在可替换的实施例中，根据性能需求和/或电路特性来不同地设置阈值的百分值。
在一个实施例中，存储器阵列106在第一时钟频率处具有第一通电状态，该第一通电状态具有用于对存储器阵列106的存储器访问操作的第一电压等级。在该特定实施例中，第一电压等级大于或等于完全运行电压的95%（即大于第四阈值518）。在第二时钟频率处具有第二通电状态，该第二通电状态具有用于对存储器阵列106的存储器访问操作的第二电压等级，所述第二电压等级低于具有第一预定电压容限的第一电压等级，并且第二时钟频率低于第一时钟频率。在该特定实施例中，第二电压等级被定义成落在大于或等于完全运行电压的80%而小于完全运行电压的95%的范围内（即第三和第四电压阈值516、518之间）。
除了两个不同的通电状态，还具有两个省电状态。在第一省电状态中，具有用于对存储器阵列106的第一非访问运行模式的第三电压等级，其中存储在存储器阵列106中的数据被保持。第三电压等级等于或低于第二电压等级并且落在第二预定电压容限内。在该特定实施例中，第二预定电压等级大于或等于完全运行电压的70%而小于完全运行电压的80%（即在第二和第三电压阈值514、516之间）。第二省电状态对应于用于对存储器阵列106的第二非访问运行模式的第四电压等级，其中存储在存储器阵列106中的数据不被保持。第四电压等级低于第三电压等级，并且在该特定实施例中，小于完全运行电压的70%（即低于第二电压阈值514）。
在具有单一通电状态和单一掉电状态的实施例中，PMC 110将保持“访问批准”的存储器控制信号低，直到来自于阵列电源开关112的信号（Vdd_array net）大于或等于相应于第四电压阈值518的完全Vdd电压的95%。因此，当执行从睡眠模式到运行模式的状态转变时，电源状态信号继续指示掉电直到Vdd_array net大于或等于Vdd的95%。另一方面，在这样相同的双态实施例中，当执行从运行模式到睡眠模式的状态转变时，由电压传感器302产生的电源状态信号继续指示通电，直到Vdd_array net小于或等于Vdd的5%，此时认为存储器阵列106已经进入完全睡眠/停止模式。
图6是示出了在初始唤醒与允许存储器访问之间具有固定延迟线的传统的SoC中用于唤醒/睡眠控制序列的特定信号的时序信号图。如图6所示，在时刻t1处，唤醒信号从低转变为高，指示存储器阵列正在从睡眠状态被唤醒到运行状态。时间间隔（t2-t1）对应于从预先模拟为1微秒确定的固定延迟线。相应地，在时刻t2处，存储器访问被批准。在其“访问批准”信号从高转变为低的信号边缘与当唤醒信号在t3后很快从高转变为低之间，也具有延迟线。
通过在时刻t4后不久的唤醒信号的上升沿引起从睡眠状态至运行状态的随后转变。然而，从图6示出的Vdd阵列电压曲线能够看出，在t3处的唤醒信号的睡眠转变与t4处的唤醒转变已经具有不充足的时间。
图7是示出了根据本发明的实施例的唤醒/控制序列的信号时序图，其可以与图6的信号时序图做比照和对比。图7示出了在从存储器阵列106的睡眠模式转变为运行模式的情况下，与由电压传感器302产生的电源状态信号相对应的新信号“VSO”被用于执行存储器访问的控制。在时刻t1处，唤醒信号从低转变至高。在该情形下，取决于电源状态信号VSO何时从低转变到高而批准存储器访问，电源状态信号VSO从低转变到高表明Vdd阵列已经达到大于或等于完全（最大）Vdd的95%。这将与执行预定固定延迟的图6形成对比。甚至在唤醒信号在时刻t3处被转变至低之后，电源状态信号VSO仍然保持高。
实际上，从由电压传感器302执行的测量Vdd_array已经落在小于或等于5%Vdd已经创建VSO 313之后，VSO 313仅在时刻t3’和t4’之间从高转变到低。电源状态信号VSO的高到低的转变触发计数器306以开始计数，直至取决于在最大计数寄存器310中存储的值的预定睡眠时间。在当电源状态信号VSO仍然为高的时间间隔中，但在唤醒信号的下降沿之后，允许访问存储器阵列106将是不期望的。PMC 110选择异步电源管理控制信号或者同步电源管理控制信号（根据需要）以确定存储器阵列106是否是可访问的。因此，根据本发明，取决于最大计数，由PMC 110选通存储器阵列106的随后唤醒。由感测的电源状态信号的下降沿触发计数，这在传统的系统中是不可行的。该睡眠时间控制设备（其取决于来自电压传感器302的电源状态信号）减少了存储器阵列106在睡眠模式和运行模式之间频繁切换的可能性。然而，正如前面提到的以及下面描述的，如果需要的话，其可以被高优先级存储器访问请求覆写。
图8是根据本发明的实施例示出了睡眠控制处理的流程图。在步骤810处，存储器阵列106处于睡眠状态。在步骤820处执行检测以确定唤醒信号是否已经从低转变至高（其表明存储器控制器单元108正在请求从睡眠模式转变到运行模式）。如果在步骤820处检测到没有唤醒转变信号，则处理回到步骤810。然而，如果在步骤820处检测到唤醒信号，则处理进行至步骤822，在步骤822处通过读取旁路寄存器318（图3）中的状态比特，确定是否已经设置了睡眠控制功能的旁路。
如果已经设置旁路，例如其中需要高优先级数据访问，则处理直接进行至步骤860，在步骤860处存储器控制器单元108触发存储器唤醒。然而，如果没有设置旁路，则处理进行至步骤830，在步骤830处存储器控制器单元108读取状态就绪寄存器314。状态就绪寄存器314指示在计数器306已经完成计数情况下允许状态转变，该计数表明已经达到存储在最大计数寄存器310中的预定最大计数，并且因此存储器阵列106已经处在睡眠时间中至少预定最小睡眠时间。在读取状态就绪寄存器314之后，处理进行至确定是否允许唤醒的步骤840。
如果不允许唤醒，则处理进行至步骤850，在步骤850处允许时间过去并且在步骤830处再次检测状态寄存器314直到状态比特指示允许唤醒。如果发现状态比特指示在步骤840处允许唤醒，则处理进行至步骤860，此时存储器控制器单元108触发存储器阵列106的唤醒。
在步骤860的SRAM唤醒处理期间，OMC 110禁止访问存储器阵列106，直到电压传感器302指示Vdd_array已经达到预定阈值电压等级。阈值电压等级应当足够高以阻止系统崩溃。如上所述，如果已经置位了旁路寄存器318中的比特，例如在已经接收了高优先级存储器访问请求的情况下，则不论状态就绪寄存器314的内容如何，处理将通过步骤840进行至步骤860。因此，由电压传感器302输出的电源状态信号能够通过触发计数器306来执行睡眠控制。
图9是示出了在瞬态电压暂降可能造成存储器阵列106中的数据丢失的情况下执行的丢失数据恢复处理的流程图。处理在步骤910处开始，在该处存储器电路102（或者存储器阵列106）处在能够支持数据保持的多个存储器性能等级中的一个。这适用于完全性能等级和省电性能等级的子组，但是不包括供电电压不足以保持存储在存储器电路102中的数据的性能等级。
虽然在这些模式的一个中运行，其中当供电电压导通时，数据被保持在存储器阵列106中，但是如果电压降低（或故障）发生至少最小持续时间，则这可能造成存储在由电压降低影响的存储器电路部分中的数据的丢失。电压降低可能是瞬态的或者甚至是间歇性的。例如，在从存储器电源汲取高电流的情况下，可以临时（瞬态地或者间歇性地）减小施加到存储器电路102（或者存储器阵列或者存储器块）的电压。
这有可能造成存储器阵列106中的数据损坏。因此，在步骤920处，通过由电压传感器302（图3）进行的测量，确定是否已经发生有关电压暂降的电源扰动影响。对于肯定的检测，电源扰动事件具有由计数器306（图3）监视的至少最小持续时间。如果在步骤920处没有检测到电源扰动，则处理回到步骤910。
然而，如果在步骤920处做出了电源扰动的肯定检测，则处理进行至步骤930，在步骤930处由MCU 108进行检测以确立是否通过从非易失存储器读取备份数据使得该备份数据可用于受影响的存储器部分。在该实施例中，备份数据存储在片上闪存中，但是可以使用非易失存储器的可替换的形式。如果在步骤930处发现备份数据可用，则处理进行至步骤950，此时从片上闪存恢复丢失或损坏的数据。
在步骤950处数据经闪存恢复后，处理进行至步骤980，在步骤980处存储器继续在多个存储器性能等级中的一个处运行。可选地，如果在步骤930处没有可用的闪存备份，则处理进行至步骤940，在步骤940处MCU 108输出警告以再发送丢失的数据或者再启动产生数据的应用程序。
在步骤940之后，处理进行至步骤970，步骤970涉及关于数据恢复是否通过再启动系统或者接收新数据而被成功执行的检测。如果在步骤970处没有接收到数据，则处理进行至步骤960，在步骤960处在回到步骤940之前具有短暂的延迟，在步骤940处MCU 108进行再发送/再启动请求以试图恢复丢失的数据。一旦在步骤970处建立了数据以通过再启动/再发送成功地恢复了数据，则处理进行至步骤980，在步骤980处数据处理继续处在多个存储器性能等级中的一个。
将理解，可以以硬件、软件或者硬件和软件的组合的形式实现本发明的实施例。任何这样的软件可以被存储以易失或非易失存储器的形式，例如像ROM的存储设备，或者可擦除的或者可重写的，或者以存储器的形式，例如RAM，存储器芯片、设备或集成电路，或者在光的或磁的可读介质上，例如CD、DVD、磁盘或磁带等。计算机程序可以存储在非瞬态计算机可读介质上。将理解，存储设备和存储介质是适合于存储程序或包括指令（当被执行时，实现本发明的实施例）的程序的机器可读存储器的实施例。
贯穿本说明书的描述和要求，词语“包括”和“包含”以及这些词语的变化形式，例如“包括”和“包含”，意思是“包括但不限于”，并且并不旨在（以及并不）排除其他的组件、整数或步骤。贯穿本说明书的描述和要求，除非另有要求，否则单数形式包括复数形式。特别是，除非另有要求，否则使用不定冠词的地方，将理解本说明书周密考虑了复数和单数。
将理解，描述的特征、特性连同本发明的特别的方面、实施例或者示例应用于本文中描述的任何其他的方面、实施例或者示例，除非与其不匹配。
还将理解，贯穿本发明的描述和要求，以“X为了Y”（其中Y是一些动作、活动或者步骤，而X是为了实施该动作、活动或者步骤的一些含义）的一般的形式的语言包含X被具体地采用或者布局，但并不排除地，为了实施Y的含义。
介绍本发明的优选实施例的描述是为了说明和描述的目的，而并不旨在穷举或者限制本发明成公开的形式。本领域的技术人员将理解，可以对上述实施例进行并不背离其中本发明的广阔内容的改变。因此理解，本发明并不限于所公开的特定实施例，但是包括本发明的精神和范围内的修改，本发明的精神和范围由附带的权利要求所限定。

Claims (20)

1.一种集成电路，包括：
存储器电路，包括存储器阵列；
存储器控制单元，发出访问请求至所述存储器电路；
电源控制电路，耦合至所述存储器电路，用于控制提供至所述存储器阵列的功率，并且用于控制对所述存储器阵列的访问，其中所述电源控制电路将与多个存储器性能等级中的一个相对应的供电电压提供给所述存储器阵列，所述多个存储器性能等级包括完全性能等级和至少一个省电性能等级；
电源状态反馈单元，包括电压传感电路，耦合至所述存储器阵列用于感测所述存储器阵列的电压等级，其中取决于所感测的电压等级，所述电压传感电路产生指示所述存储器阵列的多个存储器性能等级中的一个的电源状态信号，以及其中所述电源控制电路取决于所述电源状态信号允许对所述存储器阵列的访问。
2.根据权利要求1所述的集成电路，其中当所述存储器阵列处于多个存储器性能等级中的任何一个，其相应的供电电压足以支持数据保持时，所述电压传感电路检测具有比阈值电压暂降持续时间长的电压瞬态暂降，以及其中所述存储器控制单元响应于检测到所述电压瞬态暂降而触发丢失数据恢复处理。
3.根据权利要求2所述的集成电路，其中所述电源状态反馈单元进一步包括耦合至所述电压传感电路的计数器，其中所述计数器保持计数以确定由所述电压传感电路检测到的电压暂降是否已经达到所述阈值电压暂降持续时间。
4.根据权利要求1所述的集成电路，其中所述至少一个省电性能等级包括至少下列之一：
（ⅰ）数据保持省电性能等级，其中所述供电电压足以保持存储在所述存储器阵列中的数据；以及
（ⅱ）数据丢失省电性能等级，其中所述供电电压不足以保持存储在所述存储器阵列中的数据。
5.根据权利要求1所述的集成电路，其中所述多个存储器性能等级中的各不同等级具有不同的供电电压和不同的特征时钟频率中的至少一个。
6.根据权利要求1所述的集成电路，其中取决于由当前感测的电压等级获得的完全供电电压的相应阈值比例，所述电压传感电路输出指示所述多个存储器性能等级中的一个的电源状态信号。
7.根据权利要求6所述的集成电路，其中所述电压传感电路被配置为执行至少下列之一：
（ⅰ）当所述当前感测的电压等级大于或等于所述完全供电电压的95%时，输出与完全存储器性能等级相对应的电源状态信号；
（ⅱ）当所述当前感测的电压等级小于或等于所述完全供电电压的5%时，输出与掉电存储器性能等级相对应的电源状态信号；
（ⅲ）当所述当前感测的电压等级小于所述完全供电电压的95%且大于或等于所述完全供电电压的80%时，输出与降低的第一存储器性能等级相对应的电源状态信号；以及
（ⅳ）当所述当前感测的电压等级小于所述完全供电电压的80%且大于或等于所述完全供电电压的70%时，输出与降低的第二存储器性能等级相对应的电源状态信号。
8.根据权利要求1所述的集成电路，其中所述存储器阵列包括多个SRAM存储器阵列，以及其中电压传感电路组被提供用于相应的多个存储器阵列子组中的每一个，每一个子组包括所述多个SRAM存储器阵列中的至少一个。
9.根据权利要求8所述的集成电路，其中所述电压传感电路被集成在所述存储器阵列的相应的各存储器阵列中。
10.根据权利要求1所述的集成电路，其中所述电源状态反馈单元进一步包括开关控制器，被配置用于处理所述电源状态信号以产生用于输出至所述电源控制电路和所述存储器控制单元中的至少一个的最终电源状态信号。
11.根据权利要求10所述的集成电路，其中所述电压传感电路和所述开关控制器位于常开电压域中，使得它们能够以所述多个省电性能等级中的任何一个工作。
12.根据权利要求11所述的集成电路，其中所述电源状态反馈单元进一步包括连接至所述电压传感电路的计数器，其中所述计数器保持计数用于执行所述存储器阵列的睡眠时间控制，其中所述睡眠时间是所述存储器阵列的存储器性能等级处于与所述至少一个省电性能等级中的一个相对应的睡眠状态时的时间，以及其中由所述电源状态信号触发所述计数器以开始计数，并且所述计数器执行基于预定最小睡眠时间的计数。
13.根据权利要求12所述的集成电路，其中如果所述计数器指示所述预定最小睡眠时间还没有过去，则所述电源控制电路通过阻止所述存储器阵列在所述睡眠状态与运行状态之间的转变来执行睡眠时间控制，所述运行状态对应于具有较高供电电压的多个存储器性能等级中的一个。
14.根据权利要求13所述的集成电路，其中如果接收到高优先级访问请求，则所述电源控制电路能够被配置用于覆写所述睡眠时间控制，以使所述存储器阵列处于运行状态中。
15.根据权利要求13所述的集成电路，其中所述电源状态反馈单元进一步包括寄存器组，并且其中所述睡眠时间控制取决于存储在所述寄存器中的参数组，以及其中所述参数组的至少一个子组是能够配置的。
16.根据权利要求15所述的集成电路，其中所述寄存器组存储至少下列之一：最大计数值，指示预定最小睡眠时间；电源状态值；电源等级阈值；状态就绪值，具有当所述计数器达到最大值时置位以及当所述计数器为零时重置的一个或多个比特；以及旁路值，用于指定所述计数器当前是否被旁路。
17.根据权利要求12所述的集成电路，其中所述计数器能够被配置用于在基于总线/系统时钟的计数与基于低功率时钟的计数之间切换。
18.一种控制对集成电路中的存储器进行访问的方法，所述集成电路包括存储器、处理器以及具有电压传感电路的电源管理控制器，所述方法包括：
将与多个存储器性能等级中的一个相对应的供电电压提供给所述存储器，所述存储器性能等级包括完全性能等级和至少一个省电性能等级；
用所述电压传感电路感测所述存储器的存储器阵列的电压等级；以及
取决于所感测的电压等级产生用于所述存储器阵列的电源状态信号，所述电源状态信号指示所述存储器的多个存储器性能等级中的一个；以及
取决于所述电源状态信号的值允许存储器访问操作。
19.一种用于控制对存储器电路的存储器阵列进行访问的控制器，包括：
电压传感电路，用于接收所述存储器阵列的感测电压等级；以及
电源管理控制器，连接至所述电压传感电路，用于取决于所感测的电压等级产生指示所述存储器电路的多个存储器性能等级中的一个的电源状态信号，所述存储器性能等级包括完全性能等级和至少一个省电性能等级，以及所述电源管理控制器用于取决于所述电源状态信号的值允许存储器访问操作。
20.根据权利要求19所述的存储器控制器，进一步包括：
计数器，连接至所述电压传感电路，其中如果所述电压传感电路检测到包括大于预定最小值的电压暂降的电压扰动，则当检测到所述电压暂降时，所述计数器执行计数以确立所述暂降的持续时间是否大于或等于可能造成数据从存储器丢失的阈值持续时间。
CN201310654610.9A 2013-12-06 2013-12-06 具有电源状态传感器的存储器电路 Active CN104700886B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310654610.9A CN104700886B (zh) 2013-12-06 2013-12-06 具有电源状态传感器的存储器电路
US14/493,353 US9189053B2 (en) 2013-12-06 2014-09-23 Performance based power management of a memory and a data storage system using the memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310654610.9A CN104700886B (zh) 2013-12-06 2013-12-06 具有电源状态传感器的存储器电路

Publications (2)

Publication Number Publication Date
CN104700886A true CN104700886A (zh) 2015-06-10
CN104700886B CN104700886B (zh) 2019-05-31

Family

ID=53271126

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310654610.9A Active CN104700886B (zh) 2013-12-06 2013-12-06 具有电源状态传感器的存储器电路

Country Status (2)

Country Link
US (1) US9189053B2 (zh)
CN (1) CN104700886B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108962311A (zh) * 2018-07-06 2018-12-07 孤山电子科技（上海）有限公司 一种顺序进入和退出低功耗状态的sram控制电路及方法
CN110060723A (zh) * 2018-01-17 2019-07-26 合肥沛睿微电子股份有限公司 记忆体控制装置与记忆体控制方法
CN110109529A (zh) * 2019-04-22 2019-08-09 惠州Tcl移动通信有限公司 Sd卡供电控制方法、装置、存储介质及电子设备
CN114442587A (zh) * 2021-12-21 2022-05-06 潍柴动力股份有限公司 发动机异常断电监控方法、系统及存储介质
TWI789184B (zh) * 2021-12-28 2023-01-01 新唐科技股份有限公司 微控制器及其記憶體控制方法
US11721386B2 (en) 2018-11-09 2023-08-08 Micron Technology, Inc. Sensing and tuning for memory die power management

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10001830B2 (en) * 2014-06-16 2018-06-19 Marvell World Trade Ltd. Input-output device management using dynamic clock frequency
US20160072283A1 (en) * 2014-09-05 2016-03-10 Creative Technology Ltd Device capable of characterizing supply drawn and adapting device performance accordingly
TWI549058B (zh) * 2014-09-19 2016-09-11 宏碁股份有限公司 電子裝置及其作業系統喚醒方法
JP6492969B2 (ja) * 2015-05-25 2019-04-03 富士通株式会社 位相ロックループ回路制御装置及び位相ロックループ回路の制御方法
US9576615B1 (en) * 2015-10-15 2017-02-21 Smart Modular Technologies, Inc. Memory module with power management system and method of operation thereof
US9965220B2 (en) * 2016-02-05 2018-05-08 Qualcomm Incorporated Forced idling of memory subsystems
CN106649183A (zh) * 2016-11-18 2017-05-10 深圳市博巨兴实业发展有限公司 一种基于mcu的低功耗串行通信芯片
KR20180085605A (ko) 2017-01-19 2018-07-27 삼성전자주식회사 핸드쉐이크를 이용하여 메모리의 전력을 조절하는 시스템 온 칩 및 이의 동작 방법
TWI672704B (zh) * 2018-08-14 2019-09-21 華邦電子股份有限公司 記憶體裝置以及記憶體控制方法
US11366505B2 (en) * 2019-03-29 2022-06-21 Micron Technology, Inc. Predictive power management
US11133052B2 (en) 2020-01-10 2021-09-28 Micron Technology, Inc. Feedback for power management of a memory die using shorting
US11410737B2 (en) 2020-01-10 2022-08-09 Micron Technology, Inc. Power regulation for memory systems
US11169587B2 (en) 2020-01-10 2021-11-09 Micron Technology, Inc. Feedback for power management of a memory die using a dedicated pin
US11636891B2 (en) * 2021-04-28 2023-04-25 Micron Technology, Inc. Varying a time average for feedback of a memory system
KR20230064674A (ko) * 2021-11-03 2023-05-11 삼성전자주식회사 저장 장치 및 그것의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1799103A (zh) * 2003-06-16 2006-07-05 国际商业机器公司 用于待机操作的低功率管理器
CN1811986A (zh) * 2005-01-13 2006-08-02 三星电子株式会社 半导体存储元件的电源开关电路及其电源电压施加方法
CN102376351A (zh) * 2010-08-04 2012-03-14 飞思卡尔半导体公司 具有低电压模式操作的存储器
US20130047012A1 (en) * 2011-08-17 2013-02-21 Broadcom Corporation Apparatus and Method for Entering Low Power Mode Based on Process, Voltage, and Temperature Considerations
US20130064004A1 (en) * 2011-09-12 2013-03-14 Qualcomm Incorporated Sram cell writability

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566121A (en) * 1995-08-30 1996-10-15 International Business Machines Corporation Method for PCMCIA card function using DRAM technology
US5901103A (en) 1997-04-07 1999-05-04 Motorola, Inc. Integrated circuit having standby control for memory and method thereof
GB0123421D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Power management system
US7170315B2 (en) 2003-07-31 2007-01-30 Actel Corporation Programmable system on a chip
JP2006215664A (ja) 2005-02-01 2006-08-17 Hitachi Ltd 記憶システム及びその電源制御方法、アダプタ装置及びその電源制御方法並びに記憶制御装置及びその制御方法
US20080307240A1 (en) 2007-06-08 2008-12-11 Texas Instruments Incorporated Power management electronic circuits, systems, and methods and processes of manufacture
US8156357B2 (en) 2009-01-27 2012-04-10 Freescale Semiconductor, Inc. Voltage-based memory size scaling in a data processing system
US7924650B2 (en) 2009-06-30 2011-04-12 Oracle America, Inc. Dynamically controlled voltage regulator for a memory
US8566620B2 (en) 2010-07-29 2013-10-22 Freescale Semiconductor, Inc. Data processing having multiple low power modes and method therefor
JP2013196619A (ja) * 2012-03-22 2013-09-30 Fujitsu Ltd 半導体装置及び半導体装置の制御方法
US9329658B2 (en) * 2012-12-28 2016-05-03 Intel Corporation Block-level sleep logic
US9342256B2 (en) * 2013-03-14 2016-05-17 SanDisk Technologies, Inc. Epoch based storage management for a storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1799103A (zh) * 2003-06-16 2006-07-05 国际商业机器公司 用于待机操作的低功率管理器
CN1811986A (zh) * 2005-01-13 2006-08-02 三星电子株式会社 半导体存储元件的电源开关电路及其电源电压施加方法
CN102376351A (zh) * 2010-08-04 2012-03-14 飞思卡尔半导体公司 具有低电压模式操作的存储器
US20130047012A1 (en) * 2011-08-17 2013-02-21 Broadcom Corporation Apparatus and Method for Entering Low Power Mode Based on Process, Voltage, and Temperature Considerations
US20130064004A1 (en) * 2011-09-12 2013-03-14 Qualcomm Incorporated Sram cell writability

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110060723A (zh) * 2018-01-17 2019-07-26 合肥沛睿微电子股份有限公司 记忆体控制装置与记忆体控制方法
CN110060723B (zh) * 2018-01-17 2021-03-12 合肥沛睿微电子股份有限公司 记忆体控制装置与记忆体控制方法
CN108962311A (zh) * 2018-07-06 2018-12-07 孤山电子科技（上海）有限公司 一种顺序进入和退出低功耗状态的sram控制电路及方法
CN108962311B (zh) * 2018-07-06 2020-12-11 孤山电子科技（上海）有限公司 一种顺序进入和退出低功耗状态的sram控制电路及方法
US11721386B2 (en) 2018-11-09 2023-08-08 Micron Technology, Inc. Sensing and tuning for memory die power management
CN111180000B (zh) * 2018-11-09 2023-11-24 美光科技公司 用于存储器裸片电力管理的感测和调谐
CN110109529A (zh) * 2019-04-22 2019-08-09 惠州Tcl移动通信有限公司 Sd卡供电控制方法、装置、存储介质及电子设备
CN114442587A (zh) * 2021-12-21 2022-05-06 潍柴动力股份有限公司 发动机异常断电监控方法、系统及存储介质
CN114442587B (zh) * 2021-12-21 2024-04-16 潍柴动力股份有限公司 发动机异常断电监控方法、系统及存储介质
TWI789184B (zh) * 2021-12-28 2023-01-01 新唐科技股份有限公司 微控制器及其記憶體控制方法

Also Published As

Publication number Publication date
US20150160718A1 (en) 2015-06-11
US9189053B2 (en) 2015-11-17
CN104700886B (zh) 2019-05-31

Similar Documents

Publication Publication Date Title
CN104700886A (zh) 具有电源状态传感器的存储器电路
CN103915110B (zh) 一种易失存储器的刷新方法及相关的易失存储器的控制器
CN106020721B (zh) 存储器装置及其节能控制方法
CN102213998B (zh) 系统中针对处理器休眠和唤醒事件的硬件自动性能状态转换
CN102290854B (zh) 一种对冗余电源模块进行状态控制的方法和装置
CN103809994B (zh) 固态储存装置及其睡眠控制电路
CN109582105A (zh) 应用处理器、相应移动装置和选择时钟信号的方法
TWI467382B (zh) 用於非揮發性記憶體的資料寫入方法及其控制器與儲存系統
CN102193747B (zh) 数据写入方法、可复写式非易失性存储器控制器及系统
CN101526845B (zh) 电源管理方法及其相关芯片组
CN104635908A (zh) 一种降低移动终端的耗电量的方法及装置
JP2015537400A5 (zh)
CN103324268A (zh) 用于无线传感器网络核心芯片的低功耗设计方法
CN106255937A (zh) 具有始终通电的处理器的片上系统
CN104571459A (zh) 磁盘阵列存储装置、服务器系统及其电源管理方法
EP3036598B1 (en) Power signal interface
CN102360244A (zh) 用于延长电脑待机时间的待机方法
CN204066009U (zh) 一种可降低功耗及复杂性的指纹系统
CN109857239A (zh) 存储控制方法及装置
CN102541247A (zh) 片上系统及其休眠和唤醒方法
CN102929381B (zh) 电子系统及其电源管理方法
CN106020417A (zh) 内存装置及其节能控制方法
CN105474182A (zh) 在电子设备处于低功率模式的同时支持周期性写操作的存储设备
CN102301307B (zh) 用于控制最优时钟和电压切换的分布式表格驱动电源模式计算
CN105468128A (zh) Soc内部功耗的管理方法和管理装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant