CN104617962A - 一种应用矢量数字信号处理器的维特比译码的实现方法 - Google Patents
一种应用矢量数字信号处理器的维特比译码的实现方法 Download PDFInfo
- Publication number
- CN104617962A CN104617962A CN201410723684.8A CN201410723684A CN104617962A CN 104617962 A CN104617962 A CN 104617962A CN 201410723684 A CN201410723684 A CN 201410723684A CN 104617962 A CN104617962 A CN 104617962A
- Authority
- CN
- China
- Prior art keywords
- state
- digital signal
- signal processor
- vector
- implementation method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
本发明提供一种应用矢量数字信号处理器的维特比译码的实现方法，采用Radix-4蝶形运算进行网格图路径度量的计算；根据矢量数字信号处理器的数据通道宽度和指令并行度进行Radix-4蝶形运算的并行操作；采用矢量数字信号处理器中求最大值及序号的矢量指令完成状态回溯；回溯过程每次回溯2个信息比特。本发明的应用矢量数字信号处理器的维特比译码的实现方法充分利用了矢量数字信号处理器的通用指令集，高效地实现维特比译码算法的网格图路径度量计算；有效地提高了维特比译码的吞吐率。
Description
技术领域
本发明涉及数字信号处理的技术领域，特别是涉及一种应用矢量数字信号处理器(VectorDigital Signal Processor，Vector DSP)的维特比(viterbi)译码的实现方法。
背景技术
现有技术中，数字无线通信系统的一般结构如图1所示，发射系统包括信道编码模块、和数字调制模块。调制后的数字信号转换成模拟信号后，调制到射频经天线发射。经过无线信道后，在接收端进行射频解调和模数转换，再经过数字解调和信道解码后完成数据的接收。其中信道编码的作用主要是通过一定方式增加发送信号的冗余度，从而使接收端通过信道解码可以获得纠错的能力。
卷积码作为简单高效的信道编码方式，在各种通信标准中都被使用。以LTE为例，卷积码生成器的结构如图2所示。输入比特依次通过一个线性移位寄存器，与多个固定的抽头比特进行异或运算，即得到输出比特。因此一个输入比特将会对应多个输出比特。如果是2个输出比特，则称之为1/2编码；如果是3个输出比特，则称为1/3编码。由于大部分通信规范中都使用1/3编码，故后文中都以1/3编码为例。同时，卷积码生成过程可以用网格图直观地进行表达。如图3所示，移位寄存器中的比特序列表示状态编号，状态的个数是由移位寄存器的长度决定，如长度为6，则状态个数为2^6＝64。每一个输入比特会导致网格图上的一次状态迁移，并伴随着3个输出比特的。整个比特流的输入在网格图上形成一条迁移路径。
维特比解码的基本原理是在网格图上所有可能的路径中找到与接收到的比特流欧式距离(或汉明距离)最大的路径作为最大似然解码输出。因此，以8个状态为例，如图4所示，需要遍历网格图上所有可能的路径，通过计算每次状态迁移的分支度量(Branch Metrics)，累加得到所有路径的路径度量(Path Metrics)，选取路径度量最大的路径，再通过回溯过程(trace back)将信息比特从尾到头输出。
由于其良好的性能和适当的复杂度，viterbi译码算法在无线通信领域得到了广泛的应用。蜂窝移动通信技术中从2G开始就采用了viterbi译码。到现在LTE以及LTE-A的技术规范中，仍然对一部分传输信道采用viterbi译码。在以WiFi(802.11系列)为代表的连接性(connectivity)无线通信技术中，viterbi译码也是必不可少的一部分。
现有技术中，viterbi译码算法模块绝大多数都是以硬件电路方式实现，只有少数GSM终端接收机中采用通用标量数字信号处理器来完成。主要原因是硬件电路方式可以得到更低的功耗和面积，而通用标量(scalar)数字信号处理器的能力则很难满足越来越高的译码吞吐率的需求。
随着软件无线电的兴起，在一个通用平台上实现多个标准的通信技术正成为一种趋势。虽然viterbi译码在各个标准中都被采用，但是每个标准的编解码参数都各不相同。因此需要使用更为灵活的实现方式以在通用平台上兼容各种技术规范的译码。矢量数字信号处理器的出现大幅度增加了数字信号处理器的处理能力，同时又兼有可编程的灵活性，非常适合应用于软件无线电通用平台。因此，将viterbi译码算法在矢量数字信号处理器上进行实现也成为一个现实的需求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应用矢量数字信号处理器的维特比译码的实现方法，充分利用矢量数字信号处理器的通用指令集，高效地实现维特比译码算法的网格图路径度量计算，有效地提高了译码吞吐率。
为实现上述目的及其他相关目的，本发明提供一种应用矢量数字信号处理器的维特比译码的实现方法，采用Radix-4蝶形运算进行网格图路径度量的计算；根据矢量数字信号处理器的数据通道宽度和指令并行度进行Radix-4蝶形运算的并行操作；采用矢量数字信号处理器中求最大值及序号的矢量指令完成状态回溯；回溯过程每次回溯2个信息比特。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：每个Radix-4蝶形运算处理2次状态迁移。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：Radix-4蝶形运算采用矢量数字信号处理器上矢量加和矢量间求最大值的指令实现。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：求最大值及序号的矢量指令包括矢量间求最大值及序号的指令和矢量内求最大值和序号的指令。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：针对分成16组的64状态的卷积码，第一个Radix-4蝶形运算表示为：
PMend＝maxrow{[PMstart(0),PMstart(32),PMstart(16),PMstart(48)]+[P,-P,Q,-Q]+[S,S,-S,-S]}
其中，maxrow{ }表示对每一行求最大值；
出发状态路径度量矢量PMstart(0)、PMstart(32)、PMstart(16)和PMstart(48)分别为：
PMstart(0)＝[pm(start_state＝0),pm(start_state＝0),pm(start_state＝0),pm(start_state＝0)]T
PMstart(32)＝[pm(start_state＝32),pm(start_state＝32),pm(start_state＝32),pm(start_state＝32)]T
PMstart(16)＝[pm(start_state＝16),pm(start_state＝16),pm(start_state＝16),pm(start_state＝16)]T
PMstart(48)＝[pm(start_state＝48),pm(start_state＝48),pm(start_state＝48),pm(start_state＝48)]T
状态迁移的分支度量矢量P、Q和S分别为：
P＝[p,-p,p,-p]T
Q＝[q,-q,q,-q]T
S＝[m,n,-m,-n]T
其中，p，q，m，n是Raidx-4蝶形运算单元中的4个分支度量，p和q是与第一个输入比特有关的分支度量；p是起始状态为0，输入比特为0的路径的分支度量；q是起始状态为16，输入比特为0的路径的分支度量；m和n是与第二个输入比特有关的分支度量；m是输入比特位0，结束状态为0的路径的分支度量，n是输入比特为0，结束比特为2的路径的分支度量。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：回溯过程采用矢量数字信号处理器上的移位指令。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：在最后状态的所有路径度量中找到最大值的序号，作为译码输出的路径的最末状态进行回溯操作。
根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：回溯过程的公式如下：
State(n)＝State(n+2)>>2+TB_duo_bits<<4
其中，TB_duo_bits为State(n+2)对应的回溯比特信息，State(n)表示输入比特为n时的状态，State(n+2)表示输入比特为n+2时的状态，<<表示左移位操作；>>表示右移位操作。
进一步地，根据上述的应用矢量数字信号处理器的维特比译码的实现方法，其中：TB_duo_bits是在进行每次蝶形运算时，每个结束状态从4条路径中得到的最大的路径度量的序号。
如上所述，本发明的应用矢量数字信号处理器的维特比译码的实现方法，具有以下有益效果：
(1)充分利用了矢量数字信号处理器的通用指令集，高效地实现维特比译码算法的网格图路径度量计算；
(2)有效地提高了维特比译码的吞吐率。
附图说明
图1显示为现有技术中数字无线通信系统的结构示意图；
图2显示为现有技术中LTE系统中卷积码生成器的结构示意图；
图3显示为现有技术中LTE系统中卷积码1/3编码的网格图；
图4显示为现有技术中8状态网格图译码路径度量计算及回溯的示意图；
图5显示为现有技术中Radix-2蝶形运算单元表达状态迁移的示意图；
图6显示为现有技术中64状态的第一个Radix-4蝶形单元的示意图；
图7显示为本发明中Radix-4蝶形单元在矢量数字信号处理器上实现的流程图；
图8显示为本发明中求最大值及序号指令应用于计算回溯信息比特的流程图；
图9显示为本发明中蝶形运算在矢量处理器上数据和指令并行度扩展的示意图；
图10显示为本发明中64状态下求路径度量最大值的序号的流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
由于现有技术中的viterbi译码算法的实现设计都是针对标量数字信号处理器或者硬件电路的结构，直接应用到矢量数字信号处理器上并不能充分发挥矢量数字信号处理器的能力。因此需要针对矢量数字信号处理器的架构特点改进viterbi译码的算法结构，使其在运算和数据流等方面都能最大程度的利用矢量数字信号处理器的能力，从而实现高效的译码能力。考虑到译码的具体过程与编码具体参数有关，以下描述以LTE规范中定义的卷积码生成器为例，其结构如图2所示。需要说明的是，本发明的核心内容不受卷积码生成器结构的限制。
viterbi译码过程中，主要的计算过程是在每一步状态迁移时，计算本次迁移时的各个分支度量(Branch Metric，BM)并更新各个状态的路径度量(Path Metric，PM)。根据状态迁移的特点，通常可以采用蝶形算法和加比选(ACS)运算单元来提高计算效率。其中，图5所示即为Radix-2蝶形运算单元表达状态迁移的示意图。但是，通常在矢量数字信号处理器中实现矢量的ACS运算单元成本过高，并且只能应用于Radix-2的蝶形运算中。
因此，本发明的应用矢量数字信号处理器的维特比译码的实现方法中，使用矢量DSP通用的指令集，采用Radix-4蝶形运算结构，可以有效提高计算效率。
首先，将卷积码生成器的64个状态分成16组，每一组4个状态，应用一个Radix-4蝶形运算。每个蝶形运算将处理2次状态迁移，即输入是比特n对应的状态的路径度量，输出为比特n+2对应的状态的路径度量。考虑卷积码生成器的结构，每个蝶形运算的可以分解为两阶段。
针对分成16组的64状态的卷积码，以第一个Radix-4蝶形为例，如图6所示，每个阶段内包括两个Radix-2的蝶形结构。对每一个stage n+2上的状态，都有从stage n的4个状态出发的4条路径。令4个Radix-2蝶形中的分支度量分别为p，q，m和n，则结束状态的路径度量分别为：
pm(end_state＝000000)＝MAX[pm(start_state＝000000)+p+m,
pm(start_state＝100000)-p+m,
pm(start_state＝010000)+q-m,
pm(start_state＝110000)-q-m)]；
pm(end_state＝000010)＝MAX[pm(start_state＝000000)-p+n,
pm(start_state＝100000)+p+n,
pm(start_state＝010000)-q-n,
pm(start_state＝110000)+q-n)]；
pm(end_state＝000001)＝MAX[pm(start_state＝000000)+p-m,
pm(start_state＝100000)-p-m,
pm(start_state＝010000)+q+m,
pm(start_state＝110000)-q+m)]；
pm(end_state＝000011)＝MAX[pm(start_state＝000000)-p-n,
pm(start_state＝100000)+p-n,
pm(start_state＝010000)-q+n,
pm(start_state＝110000)+q+n)]；
将公式中出发状态的路径度量和结束状态的路径度量依次表达为矢量形式，如下：
出发状态路径度量矢量：
PMstart(0)＝[pm(start_state＝0),pm(start_state＝0),pm(start_state＝0),pm(start_state＝0)]T
PMstart(32)＝[pm(start_state＝32),pm(start_state＝32),pm(start_state＝32),pm(start_state＝32)]T
PMstart(16)＝[pm(start_state＝16),pm(start_state＝16),pm(start_state＝16),pm(start_state＝16)]T
PMstart(48)＝[pm(start_state＝48),pm(start_state＝48),pm(start_state＝48),pm(start_state＝48)]T
结束状态的路径度量矢量：
PMend＝[pm(end_state＝0),pm(end_state＝2),pm(end_state＝1),pm(end_state＝3)]T
其中，pm(start_state＝N)表示出发状态为N的路径度量；pm(end_state＝N)表示结束状态为N的路径度量。
状态迁移的分支度量矢量P、Q和S分别为：
P＝[p,-p,p,-p]T
Q＝[q,-q,q,-q]T
S＝[m,n,-m,-n]T
其中，p，q，m，n是Raidx-4蝶形运算单元中的4个分支度量，p和q是与第一个输入比特有关的分支度量，其中p是起始状态为0，输入比特为0的路径的分支度量，q是起始状态为16，输入比特为0的路径的分支度量；m和n是与第二个输入比特有关的分支度量，其中m是输入比特位0，结束状态为0的路径的分支度量，n是输入比特为0，结束比特为2的路径的分支度量。
因此，整个Radix-4蝶形运算可以表示为：
PMend＝maxrow{[PMstart(0),PMstart(32),PMstart(16),PMstart(48)]+[P,-P,Q,-Q]+[S,S,-S,-S]} (1)
其中，maxrow{ }指对每一行求最大值。
对于本领域技术人员而言，其余的Radix-4蝶形运算的方法依次类推，故在此不再赘述。
根据公式(1)，Radix-4的蝶形运算可分解成2个4x4矩阵相加和一个按行求最大值的操作。4x4的矩阵相加即4个矢量相加操作。这些操作都对应矢量数字信号处理器通常的指令，包括矢量加和矢量间求最大值，因此可以容易的在矢量数字信号处理器上实现。
图7所示即为在矢量数字信号处理器上实现Radix-4蝶形运算的数据处理流程。其中，为了在完成路径度量更新的同时记录下回溯比特，矢量间求最大值的指令需要具有输出最大/最小值的序号的功能。当进行矢量比较时，矢量的顺序按照其对应的信息比特来进行，如图8所示。这样记录的最大值的序号就是信息比特，在回溯时可以直接使用。这样回溯比特记录的功能可以用求最大值及序号的矢量指令完成。
同时，从stage n到stage n+2总共16个Radix-4蝶形运算的运算结构是完全一致的。因此，可以根据矢量数字信号处理器的数据通道宽度和指令并行度进行扩展，在同样的时钟周期内处理多个Radix-4蝶形运算，从而提高译码吞吐率，如图9所示。
当完成整个网格图上的路径度量计算后，对于没有强制结束收尾比特的编码，需要在最后stage的所有路径度量中找到最大值的序号，作为解码输出的路径的最末状态，以进行回溯操作。求最大值序号的操作也可以使用矢量数字信号处理器上矢量间求最大值及序号的指令和矢量内求最大值和序号的指令完成。在64个状态下，求路径度量最大值序号的过程如图10所示。
回溯过程是根据回溯比特将整个路径从尾到头遍历一遍，同时把解码比特倒序的输出。因为路径度量计算是按照Radix-4蝶形算法每次计算2个stage(即两个信息比特)。因此回溯过程也是每次回溯2个信息比特，即从stage n的状态倒推stage n-2的状态，公式如下：
State(n)＝State(n+2)>>2+TB_duo_bits<<4
TB_duo_bits即State(n+2)对应的回溯比特信息。该值即是在进行每次蝶形运算时，每个结束状态从4条路径中得到的最大的路径度量的序号，作为该状态的回溯比特被记录在内存相应的位置。
State(n)表示输入比特为n时的状态，State(n+2)表示输入比特为n+2时的状态。
<<表示左移位操作；>>表示右移位操作。
可以看出，回溯过程可以用通用的移位指令来完成。同时，由于使用的是Radix-4的路径度量计算，回溯可以每次输出2个比特，比Radix-2的方法快一倍。
以数据通道宽度为128比特，指令并行度为4发射的矢量数字信号处理器为例，设viterbi译码输入软信息为8比特，路径度量为16bit。因为每个矢量是4个16比特，所以128比特的数据通道可以支持同时两路矢量的运算；每个Radix-4蝶形有8个矢量加运算和3个求最大值运算，4发射的指令并行可支持4个蝶形运算同时进行。因此8+3＝11个指令周期内最多可以完成4x2＝8个Radix-4的蝶形运算。对于64个状态的网格图，从stage n到stage n+2的路径度量更新只需要22个指令周期。
在最后stage进行各状态的PM比较求最大值序号，由于数据通道为128bit，因此64个状态由8个矢量寄存器来表示。经过7次矢量间求最大值及序号和1次矢量内求最大值及序号的指令操作，再将2个指令得到的序号整理后，9个指令周期可得到路径度量最大值的序号。具体如下式表示：
{max_vector,max_idx_vector}＝vintermaxvx(8vectors)
{max_value,max_idx}＝vintramaxvx(max_vector)
state_idx＝8*max_idx_vector(max_idx)+max_idx
同时，回溯过程中，每次状态回溯可输出2个信息比特。
综上所述，本发明的应用矢量数字信号处理器的维特比译码的实现方法充分利用了矢量数字信号处理器的通用指令集，高效地实现维特比译码算法的网格图路径度量计算；有效地提高了维特比译码的吞吐率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：
采用Radix-4蝶形运算进行网格图路径度量的计算；
根据矢量数字信号处理器的数据通道宽度和指令并行度进行Radix-4蝶形运算的并行操作；
采用矢量数字信号处理器中求最大值及序号的矢量指令完成状态回溯；
回溯过程每次回溯2个信息比特。
2.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：每个Radix-4蝶形运算处理2次状态迁移。
3.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：Radix-4蝶形运算采用矢量数字信号处理器上矢量加和矢量间求最大值的指令实现。
4.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：求最大值及序号的矢量指令包括矢量间求最大值及序号的指令和矢量内求最大值和序号的指令。
5.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：针对分成16组的64状态的卷积码，第一个Radix-4蝶形运算表示为：
PMend＝maxrow{[PMstart(0),PMstart(32),PMstart(16),PMstart(48)]+[P,-P,Q,-Q]+[S,S,-S,-S]}
其中，maxrow{}表示对每一行求最大值；
出发状态路径度量矢量PMstart(0)、PMstart(32)、PMstart(16)和PMstart(48)分别为：
PMstart(0)＝[pm(start_state＝0),pm(start_state＝0),pm(start_state＝0),pm(start_state＝0)]T
PMstart(32)＝[pm(start_state＝32),pm(start_state＝32),pm(start_state＝32),pm(start_state＝32)]T
PMstart(16)＝[pm(start_state＝16),pm(start_state＝16),pm(start_state＝16),pm(start_state＝16)]T
PMstart(48)＝[pm(start_state＝48),pm(start_state＝48),pm(start_state＝48),pm(start_state＝48)]T
状态迁移的分支度量矢量P、Q和S分别为：
P＝[p,-p,p,-p]T
Q＝[q,-q,q,-q]T
S＝[m,n,-m,-n]T
其中，p，q，m，n是Raidx-4蝶形运算单元中的4个分支度量，p和q是与第一个输入比特有关的分支度量；p是起始状态为0，输入比特为0的路径的分支度量；q是起始状态为16，输入比特为0的路径的分支度量；m和n是与第二个输入比特有关的分支度量；m是输入比特位0，结束状态为0的路径的分支度量，n是输入比特为0，结束比特为2的路径的分支度量。
6.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：回溯过程采用矢量数字信号处理器上的移位指令。
7.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：在最后状态的所有路径度量中找到最大值的序号，作为译码输出的路径的最末状态进行回溯操作。
8.根据权利要求1所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：回溯过程的公式如下：
State(n)＝State(n+2)>>2+TB_duo_bits<<4
其中，TB_duo_bits为State(n+2)对应的回溯比特信息，State(n)表示输入比特为n时的状态，State(n+2)表示输入比特为n+2时的状态，<<表示左移位操作；>>表示右移位操作。
9.根据权利要求8所述的应用矢量数字信号处理器的维特比译码的实现方法，其特征在于：TB_duo_bits是在进行每次蝶形运算时，每个结束状态从4条路径中得到的最大的路径度量的序号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410723684.8A CN104617962B (zh) | 2014-12-03 | 2014-12-03 | 一种应用矢量数字信号处理器的维特比译码的实现方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410723684.8A CN104617962B (zh) | 2014-12-03 | 2014-12-03 | 一种应用矢量数字信号处理器的维特比译码的实现方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104617962A true CN104617962A (zh) | 2015-05-13 |
| CN104617962B CN104617962B (zh) | 2017-09-29 |
Family
ID=53152276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410723684.8A Active CN104617962B (zh) | 2014-12-03 | 2014-12-03 | 一种应用矢量数字信号处理器的维特比译码的实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104617962B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080140743A1 (en) * | 2006-12-08 | 2008-06-12 | Via Technologies, Inc. | Acs unit and method thereof |
| CN101203846A (zh) * | 2005-05-24 | 2008-06-18 | 科莱索尼克公司 | 具有可编程网络的数字信号处理器 |
| US20080209305A1 (en) * | 2007-02-27 | 2008-08-28 | Nec Electronics Corporation | Viterbi decoding system and viterbi decoding method |
| US20090319876A1 (en) * | 2008-06-24 | 2009-12-24 | Norikatsu Chiba | Maximum likelihood decoder and decoding method therefor |
| CN101741801A (zh) * | 2009-11-04 | 2010-06-16 | 西安空间无线电技术研究所 | 一种32路并行数据dft的实现结构 |
| CN102707931A (zh) * | 2012-05-09 | 2012-10-03 | 刘大可 | 一种基于并行数据通道的数字信号处理器 |
| CN102739261A (zh) * | 2011-04-08 | 2012-10-17 | 中国科学院微电子研究所 | 多相加比选前向回溯Viterbi译码器 |
| US8554823B2 (en) * | 2010-09-02 | 2013-10-08 | Texas Instruments Incorporated | Technique for optimization and re-use of hardware in the implementation of instructions used in viterbi and turbo decoding, using carry and save arithmetic |
-
2014
- 2014-12-03 CN CN201410723684.8A patent/CN104617962B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101203846A (zh) * | 2005-05-24 | 2008-06-18 | 科莱索尼克公司 | 具有可编程网络的数字信号处理器 |
| US20080140743A1 (en) * | 2006-12-08 | 2008-06-12 | Via Technologies, Inc. | Acs unit and method thereof |
| US20080209305A1 (en) * | 2007-02-27 | 2008-08-28 | Nec Electronics Corporation | Viterbi decoding system and viterbi decoding method |
| US20090319876A1 (en) * | 2008-06-24 | 2009-12-24 | Norikatsu Chiba | Maximum likelihood decoder and decoding method therefor |
| CN101741801A (zh) * | 2009-11-04 | 2010-06-16 | 西安空间无线电技术研究所 | 一种32路并行数据dft的实现结构 |
| US8554823B2 (en) * | 2010-09-02 | 2013-10-08 | Texas Instruments Incorporated | Technique for optimization and re-use of hardware in the implementation of instructions used in viterbi and turbo decoding, using carry and save arithmetic |
| CN102739261A (zh) * | 2011-04-08 | 2012-10-17 | 中国科学院微电子研究所 | 多相加比选前向回溯Viterbi译码器 |
| CN102707931A (zh) * | 2012-05-09 | 2012-10-03 | 刘大可 | 一种基于并行数据通道的数字信号处理器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104617962B (zh) | 2017-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101036299B (zh) | 用于实现可重构网格类型解码的方法和装置 | |
| CN102804609B (zh) | 基于格式结构方法的并行执行 | |
| KR101175826B1 (ko) | 소프트웨어 정의 무선 시스템에서 비터비 복호 장치 및 방법 | |
| KR20070058501A (ko) | 재구성가능한 트렐리스형 디코딩을 구현하기 위한 방법 및장치 | |
| CN101478314B (zh) | 一种里德-所罗门编码译码器及其译码的方法 | |
| CN104079382A (zh) | 一种基于概率计算的极化码译码器和极化码译码方法 | |
| CN109462407B (zh) | 维特比译码方法、设备及存储介质 | |
| US8069401B2 (en) | Equalization techniques using viterbi algorithms in software-defined radio systems | |
| Jabeen et al. | Design of convolution encoder and reconfigurable Viterbi decoder | |
| CN109981117B (zh) | 一种四模前向纠错码处理器 | |
| CN105375934A (zh) | 一种针对咬尾卷积码的Viterbi解码器及解码方法 | |
| CN104617962A (zh) | 一种应用矢量数字信号处理器的维特比译码的实现方法 | |
| US8694878B2 (en) | Processor instructions to accelerate Viterbi decoding | |
| Khare et al. | Fpga based efficient implementation of viterbi decoder | |
| Vaithiyanathan et al. | High performance ACS for Viterbi decoder using pipeline T-Algorithm | |
| Vogt et al. | A reconfigurable applcation specific instruction set processor for viterbi and log-map decoding | |
| CN103546169A (zh) | Fpga中实现3/4速率(2,1,7)卷积编码的方法 | |
| CN105356893A (zh) | 一种尾码可配置的Viterbi解码方法及解码器 | |
| Mostafa et al. | High performance reconfigurable Viterbi Decoder design for multi-standard receiver | |
| Li et al. | CuSora: real-time software radio using multi-core graphics processing unit | |
| Mandwale et al. | Implementation of High Speed Viterbi Decoder using FPGA | |
| Arun et al. | Design and VLSI implementation of a Low Probability of Error Viterbi decoder | |
| Shaker et al. | FPGA implementation of a configurable viterbi decoder for software radio receiver | |
| Latha et al. | Low-Power Adaptive Viterbi Decoder for TCM Using T-Algorithm | |
| Basavaraj et al. | FPGA implementation of high speed convolutional encoder and viterbi decoder for software defined radio |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 201203 Zhangjiang Building 20A, 289 Chunxiao Road, China (Shanghai) Free Trade Pilot Area, Pudong New Area, Shanghai Co-patentee after: Core holdings limited company Patentee after: Xinyuan Microelectronics (Shanghai) Co., Ltd. Co-patentee after: VeriSilicon Microelectronics (Beijing) Co., Ltd. Co-patentee after: VERISILICON MICROELECTRONICS (CHENGDU) CO., LTD. Address before: 201203 Zhangjiang Building 20A, 560 Songtao Road, Zhangjiang High-tech Park, Pudong New Area, Shanghai Co-patentee before: VeriSilicon Holdings Co., Ltd. Patentee before: VeriSilicon Microelectronics (Shanghai) Co., Ltd. Co-patentee before: VeriSilicon Microelectronics (Beijing) Co., Ltd. Co-patentee before: VERISILICON MICROELECTRONICS (CHENGDU) CO., LTD. |