CN105375934A - 一种针对咬尾卷积码的Viterbi解码器及解码方法 - Google Patents

Abstract

本发明提供一种针对咬尾卷积码的Viterbi解码器及解码方法，所述Viterbi解码器包括：输入处理模块，用于量化待解码的数据；网格计算模块，包括多个蝶形运算单元，用于以并行的方式完成对量化后的待解码数据的网格计算，得到用于指示网格图中状态之间的关系的网格信息；回溯模块，用于基于所述网格信息得到逆序的解码结果；以及输出模块，用于将所述逆序的解码结果正序输出。本发明提供的Viterbi解码器面积较小且性能较高，适用于多种通信标准。

Description

一种针对咬尾卷积码的Viterbi解码器及解码方法

技术领域

本发明涉及信道编解码技术领域，尤其涉及一种针对卷积码，尤其是咬尾卷积码的Viterbi解码器及解码方法。

背景技术

无线通信系统中，数据在传输过程中会受到来自信道的多种类型的干扰。例如载波相同引起的同频干扰、相邻频带引起的邻频干扰、模拟器件产生的互调干扰、信道传输过程中的多普勒频移和多径衰落等各种各样的干扰。通常使用前向纠错码作为信道编码，通过冗余数据提升信号的信噪比，从而提高通信系统的传输效率。卷积码是当前数字无线通信系统中广泛采用的一类前向纠错码，形式通常为(n，k，m)，其中n是编码后的码字、k是编码前的码字、m为约束长度，表示当前码字还与前m-1个码字相关。这个约束长度越大，编码性能越好，但是实现起来也就越复杂。实际上，在无线通信中使用的卷积码约束长度在5～9之间。

Viterbi算法是1967年提出的针对卷积码的一种概率解码方法，属于前后算法的一种。Viterbi解码器的工作流程一般为：首先，正向处理输入数据，经网格计算得到网格信息；然后基于网格信息逆向回溯，得到逆序的结果；最后将结果正序输出，完成解码计算。其中，在执行网格计算时，通过计算网格图中的路径的度量值来进行路径选择，以得到网格信息。

现有的Viterbi解码器主要由计算实际接收数据与各个编码输出路径间差异(即路径的度量值)的分支度量计算模块、计算较小转移路径的运算模块、回溯并保存路径信息的幸存路径管理模块等组成。现有的Viterbi解码器能够以较少的运算提供较好的性能，但随着m值的增高，解码器的器件面积会随之增大，因而不适用于应用较大m值(如(3，1，9)等)的信道。

发明内容

为解决上述现有技术中存在的问题，根据本发明的一个实施例，提供一种针对咬尾卷积码的Viterbi解码器，包括：

输入处理模块，用于量化待解码的数据；

网格计算模块，包括多个蝶形运算单元，用于以并行的方式完成对量化后的待解码数据的网格计算，得到用于指示网格图中状态之间的关系的网格信息；

回溯模块，用于基于所述网格信息得到逆序的解码结果；以及

输出模块，用于将所述逆序的解码结果正序输出。

在一个实施例中，上述Viterbi解码器还可以包括：存储控制模块，用于控制所述Viterbi解码器中各个模块的操作。

在一个实施例中，所述输入处理模块还用于在量化待解码的数据后，将量化后的码块尾比特输出至所述网格计算模块以执行网格计算，并且将量化后的码块存储至存储器。

在一个实施例中，在完成对量化后的码块尾比特的网格计算后，存储在所述存储器中的量化后的码块被输出至所述网格计算模块以执行网格计算。

在一个实施例中，所述网格计算模块在收到来自所述输入处理模块的量化后的码块尾比特后，利用所述多个蝶形运算单元并行地执行网格计算，以更新存储在所述网格计算模块中的路径度量值；所述网格计算模块在收到来自所述存储器的量化后的码块后，利用所述多个蝶形运算单元并行地执行网格计算，以更新存储在所述网格计算模块中的路径度量值并且得到网格信息。

在一个实施例中，所述网格计算模块在完成对量化后的码块的网格计算后，比较更新后的路径度量值，将最大的路径度量值所对应的状态作为回溯的初始状态。

在一个实施例中，所述回溯模块根据所述回溯的初始状态，遍历所述网格信息得到逆序的解码结果。

在一个实施例中，所述存储器位于所述Viterbi解码器的外部。

根据本发明的一个实施例，还提供一种基于上述Viterbi解码器的Viterbi解码方法，包括：

步骤1)、所述输入处理模块对待解码的数据执行量化处理；

步骤2)、所述网格计算模块对量化后的码块尾比特执行网格计算，并且更新路径度量值；

步骤3)、所述网格计算模块对量化后的码块执行网格计算、更新路径度量值，并且得到网格信息；

步骤4)、所述回溯模块基于所述网格信息得到逆序的解码结果，并且所述输出模块将所述逆序的解码结果正序输出。

在一个实施例中，步骤3)还包括：

在完成对量化后的码块的网格计算后，所述网格计算模块比较更新后的路径度量值，将最大的路径度量值所对应的状态作为回溯的初始状态。

本发明提供了一种高性能，同时具有较小面积的Viterbi解码器。其中的网格计算模块使用全并行方式，保证了解码速度；该Viterbi解码器对于解码m值较大的卷积码，有较高的增益性能，适用于较多种类的信道，可以应用于多种通信标准。此外，该Viterbi解码器可采用外部存储器，从而进一步减小了器件面积。

附图说明

图1是根据本发明一个实施例的针对咬尾卷积码的Viterbi解码器的框图；

图2是根据本发明一个实施例利用图1的Viterbi解码器进行解码的方法流程图；

图3是针对示例的(2，1，3)卷积码得到的状态转移网络示意图。

具体实施方式

下面结合附图和具体实施方式对本发明加以说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

根据本发明的一个实施例，提供一种针对咬尾卷积码的Viterbi解码器(下文简称为Viterbi解码器或解码器)，包括存储控制模块、输入处理模块、网格计算模块、回溯模块和输出模块。

概括而言，存储控制模块用于控制Viterbi解码器的解码过程，输入处理模块用于处理待解码的输入数据，网格计算模块用于以并行的方式完成网格计算，得到网格信息，回溯模块用于根据网格信息而得到逆序的解码结果，而输出模块用于将逆序的解码后的数据正序输出。

下文将结合图1详细描述本发明提供的Viterbi解码器。该Viterbi解码器具有两种模式——工作模式和空闲模式。

1.存储控制模块

存储控制模块包括对其他模块执行控制的存储控制逻辑、与存储器通信的存储器接口以及控制Viterbi解码器模式(包括工作模式和空闲模式)的解码器状态机。

存储控制模块接收从外部输入的指示解码的控制信号，将Viterbi解码器由空闲模式转换为工作模式，接收并配置码率、码块长度和尾比特长度等控制信息，以及相应开启输入处理模块、网格计算模块、回溯模块和输出模块。

在解码过程中，由存储控制模块指定数据的输入输出时序并且控制解码器中各模块的操作：存储控制模块控制输入处理模块对待解码的输入数据进行量化处理；并控制输入处理模块将量化后的部分数据输出至外部存储器(例如通过存储控制模块本身，经由存储器接口)以及将另一部分数据输出至网格计算模块以执行网格计算；在后者的网格计算完成后，存储控制模块控制外部存储器将存储的数据输出至网格计算模块以执行网格计算，并且控制网格计算模块将计算得到的网格信息存储至外部存储器(其中如下文所述，在该网格计算后，存储控制模块还控制网格计算模块计算回溯的初始状态，以及向回溯模块输出该信息)；随后，存储控制模块控制回溯模块基于回溯的初始状态遍历外部存储器中的网格信息，得到逆序的解码数据，并控制回溯模块将这些数据存储至外部存储器；最后，存储控制模块控制输出模块反向读取外部存储器中的数据，由输出模块得到并输出正序的解码数据。

解码工作完成后，存储控制模块控制Viterbi解码器进入空闲模式。在空闲模式下，仅有存储控制模块开启，而Viterbi解码器中的其他模块关闭。

上文所述的外部存储器通常指在Viterbi解码器之外的存储器，但本领域技术人员应理解，该存储器也可以设置在Viterbi解码器的内部。优选地，Viterbi解码器与其他外部设备共享存储器，以减少其器件占用的面积。

2.输入处理模块

输入处理模块在收到存储控制模块的控制信息后，处理待解码的输入数据，将浮点表示的数据量化为整数数据，以完成软判决计算。

具体地，输入处理模块可首先缓存输入的待解码数据(例如以对数似然比(LLR)的形式进入该模块)。随后，对输入数据进行软判决，得到量化后的整数数据。对于咬尾卷积码来说，在存储控制模块的控制下，输入处理模块将量化后的码块的尾比特输出至网格计算模块以用于网格计算，而将量化后的码块输出并存储至外部存储器。

3.网格计算模块

如上文所述，网格计算模块用于完成Viterbi算法中的网格计算部分，生成网格信息。网格计算模块包含多个蝶形运算单元，其可以在多种码率下工作，以完全并行的方式完成网格计算：即完成分支度量(BranchMetric)计算，加比选(ACS)操作以及路径度量值(PathMetric)的更新。此外，网格计算模块还用于存储路径度量信息。

在存储控制模块的控制下，当接收到从输入处理模块输入的上述量化后的码块尾比特数据后，网格计算模块利用多个蝶形运算单元并行地进行网格计算，并且更新其存储的路径度量值。在这个阶段(后文中称为第一阶段)中，网格计算的输出结果，即网格信息被丢弃。

在第一阶段的网格计算完成后，存储控制模块控制外部存储器将所存储的量化后的码块数据输出至网格计算模块，通过多个蝶形运算单元来执行第二阶段的网格计算。在第二阶段的网格计算完成后，路径度量值被更新，并且计算得到的网格信息在存储控制模块的控制下从网格计算模块输出至外部存储器并被保存。具体而言，网格计算模块首选缓存从外部存储器输入的数据，即量化后的码块。接着，网格计算模块将输入的数据以及所存储的网格图中的当前路径度量值传递给所有的蝶形运算单元，经过蝶形运算单元的并行计算，得到新的路径度量值和网格信息。其中，多个蝶形运算单元根据输入的数据、当前路径度量值及码率，直接计算出新的路径度量值，并得到网格信息。本领域技术人员应理解，其中路径度量值指的是指网格图中的状态所对应的路径度量值，而网格信息则指示网格图中每个状态对应的上一个状态(即指示状态之间的关系)，根据该网格信息能够形成状态转移网络，参见图3，其示出以(2，1，3)卷积码为例的状态转移网络。随后，网格计算模块更新其内部存储的路径度量值，并将计算得到的网格信息输出至外部存储器进行保存。

在上述两个阶段的网格计算结束后，网格计算模块比较更新后的路径度量值，选出最大值对应的状态，作为回溯的初始状态。网格计算模块还将该回溯的初始状态输出至回溯模块，供其使用。

本发明通过使用一个网格计算模块来代替现有技术中通常采用的分支度量计算模块、加比选模块和路径度量模块分离的模式，在保证快速计算的同时节省了器件的占用面积。通过多个蝶形运算单元的并行处理，在处理m值较高的卷积码时仍然可以实现全并行的网格计算，从而在硬件实现时可以达到较高的性能。

4.回溯模块

存储控制模块控制回溯模块根据外部存储器中存储的网格信息和从网格计算模块得到的回溯初始状态，遍历网格信息以得到状态转移序列，进而从这个状态转移序列得到逆序的解码结果。回溯模块在存储控制模块的控制下将该逆序的解码结果存储到外部存储器中或传输至输出模块。

5.输出模块

基于存储控制模块的控制，输出模块用于将从回溯模块或从外部存储器得到的逆序解码结果正序输出，完成Viterbi解码操作。

基于上述Viterbi解码器，根据本发明的一个实施例，还提供一种针对咬尾卷积码的Viterbi解码方法。

概括而言，该方法包括：输入处理模块对待解码的数据执行量化处理；网格计算模块对量化后的码块尾比特执行网格计算，并且更新路径度量值；网格计算模块对量化后的码块执行网格计算、更新路径度量值，并且得到网格信息；回溯模块基于网格信息得到逆序的解码结果；以及，输出模块将逆序的解码结果正序输出。

下面将结合图2描述本发明提供的Viterbi解码方法，如图2所示，该方法包括以下步骤：

第一步、存储控制模块接收从外部输入的指示解码的控制信号，将Viterbi解码器由空闲模式转换为工作模式，接收并配置码率、码块长度和尾比特长度等控制信息，以及相应开启输入处理模块、网格计算模块、回溯模块和输出模块。

第二步、在存储控制模块的控制下，输入处理模块对待解码的数据做软判决计算，得到量化后的整数数据。对于咬尾卷积码来说，输入处理模块将量化后的码块尾比特输出至网格计算模块以进行网格计算，而将量化后的码块输出并存储至外部存储器。

第三步、在存储控制模块的控制下，在接收到从输入处理模块输入的量化后的尾比特数据后，网格计算模块利用多个蝶形运算单元并行地进行网格计算，并且更新其存储的路径度量值。

第四步、在第三步的网格计算完成后，在存储控制模块的控制下，网格计算模块利用多个蝶形运算单元对(存储在外部存储器中的)量化后的码块数据进行网格计算、更新其内部存储的路径度量值，并将计算得到的网格信息输出至外部存储器进行保存。

第五步、在存储控制模块的控制下，网格计算模块比较更新后的路径度量值，选出最大值对应的状态，作为回溯的初始状态。网格计算模块还将该回溯的初始状态输出至回溯模块，供其使用。

第六步、在存储控制模块的控制下，回溯模块根据外部存储器中存储的网格信息和回溯的初始状态，遍历网格信息以得到状态转移序列，进而从这个状态转移序列得到逆序的解码结果。回溯模块将该逆序的解码结果存储到外部存储器中或传输至输出模块。

第七步、在存储控制模块的控制下，输出模块将从回溯模块或从外部存储器得到的逆序解码结果正序输出，完成Viterbi解码操作。

第八步、存储控制模块控制Viterbi解码器进入空闲模式。在空闲模式下，存储控制模块开启，而Viterbi解码器中的其他模块关闭。

本发明提供的针对咬尾卷积码的Viterbi解码器节省了器件面积、功耗较小，在硬件实现(尤其是ASIC实现)上的使用更加高效。此外，可与外部设备共享存储器，进一步减少了器件面积。解码器在处理m值较高的卷积码时仍然可以实现全并行的网格计算，从而在硬件实现时可以达到较高的性能，对无线通信中的信道解码环节提供了有效支持。仿真实验数据表明，解码器可以在较高的速度下工作，并且能达到预期的信噪比。

应该注意到并理解，在不脱离后附的权利要求所要求的本发明的精神和范围的情况下，能够对上述详细描述的本发明做出各种修改和改进。因此，要求保护的技术方案的范围不受所给出的任何特定示范教导的限制。

Claims (10)

1.一种针对咬尾卷积码的Viterbi解码器，包括：

输入处理模块，用于量化待解码的数据；

网格计算模块，包括多个蝶形运算单元，用于以并行的方式完成对量化后的待解码数据的网格计算，得到用于指示网格图中状态之间的关系的网格信息；

回溯模块，用于基于所述网格信息得到逆序的解码结果；以及

输出模块，用于将所述逆序的解码结果正序输出。

2.根据权利要求1所述的Viterbi解码器，还包括：

存储控制模块，用于控制所述Viterbi解码器中各个模块的操作。

3.根据权利要求1或2所述的Viterbi解码器，其中，所述输入处理模块还用于在量化待解码的数据后，将量化后的码块尾比特输出至所述网格计算模块以执行网格计算，并且将量化后的码块存储至存储器。

4.根据权利要求3所述的Viterbi解码器，其中，在完成对量化后的码块尾比特的网格计算后，存储在所述存储器中的量化后的码块被输出至所述网格计算模块以执行网格计算。

5.根据权利要求4所述的Viterbi解码器，其中：

所述网格计算模块在收到来自所述输入处理模块的量化后的码块尾比特后，利用所述多个蝶形运算单元并行地执行网格计算，以更新存储在所述网格计算模块中的路径度量值；

所述网格计算模块在收到来自所述存储器的量化后的码块后，利用所述多个蝶形运算单元并行地执行网格计算，以更新存储在所述网格计算模块中的路径度量值并且得到网格信息。

6.根据权利要求5所述的Viterbi解码器，其中，所述网格计算模块在完成对量化后的码块的网格计算后，比较更新后的路径度量值，将最大的路径度量值所对应的状态作为回溯的初始状态。

7.根据权利要求6所述的Viterbi解码器，其中，所述回溯模块根据所述回溯的初始状态，遍历所述网格信息得到逆序的解码结果。

8.根据权利要求3所述的Viterbi解码器，其中，所述存储器位于所述Viterbi解码器的外部。

9.一种基于如权利要求1-8中任何一个所述的Viterbi解码器的Viterbi解码方法，包括：

步骤1)、所述输入处理模块对待解码的数据执行量化处理；

步骤2)、所述网格计算模块对量化后的码块尾比特执行网格计算，并且更新路径度量值；

步骤3)、所述网格计算模块对量化后的码块执行网格计算、更新路径度量值，并且得到网格信息；

步骤4)、所述回溯模块基于所述网格信息得到逆序的解码结果，并且所述输出模块将所述逆序的解码结果正序输出。

10.根据权利要求9所述的方法，其中，步骤3)还包括：

在完成对量化后的码块的网格计算后，所述网格计算模块比较更新后的路径度量值，将最大的路径度量值所对应的状态作为回溯的初始状态。