CN104409380B - 一种采用存储器监测器件制程余量的方法 - Google Patents

一种采用存储器监测器件制程余量的方法 Download PDF

Info

Publication number
CN104409380B
CN104409380B CN201410697305.2A CN201410697305A CN104409380B CN 104409380 B CN104409380 B CN 104409380B CN 201410697305 A CN201410697305 A CN 201410697305A CN 104409380 B CN104409380 B CN 104409380B
Authority
CN
China
Prior art keywords
data
read
memorizer
processing procedure
monitored device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410697305.2A
Other languages
English (en)
Other versions
CN104409380A (zh
Inventor
蔡恩静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410697305.2A priority Critical patent/CN104409380B/zh
Publication of CN104409380A publication Critical patent/CN104409380A/zh
Application granted granted Critical
Publication of CN104409380B publication Critical patent/CN104409380B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种采用存储器监测器件制程余量的方法，涉及半导体领域。提供一容量为64M的存储器，所述存储器包括有16个存储单元，每个存储单元包括有4个存储量为1M的块，每个所述块内部包括有一个存储地址，每个所述存储地址与一个IO端口一一对应，所述存储器通过IO端口读入被监测器件的数据；其中，8个存储单元用于读取所述被监测器件的关键层的数据，另8个存储单元用于读取体现所示被监测器件的低工作电压良率的数据；根据存入块中数据的数量获取所述器件的制程余量。采用本方法能够实时获得key layer的制程余量参数，并为制程提供控制范围，达到了成本低，省时省力的目的。

Description

一种采用存储器监测器件制程余量的方法
技术领域
本发明涉及半导体领域，尤其涉及一种监测器件制程余量的方法。
背景技术
在新制程或高阶制程的开发中，工程部门为确认关键层(Key layer)的制程余量(process window)，通常需要对key layer做制程余量实验来确认，这种方法不仅成本高，而且费力、费时，难以满足制程开发进度要求。
中国专利(CN 102637690 A)公开了一种SRAM存储器及其形成方法，所述SRAM存储器包括：包含多个存储单元的存储单元阵列，每个存储单元包括至少一个下拉NMOS晶体管、一个传输NMOS晶体管和一个上拉PMOS晶体管；所述下拉NMOS晶体管和上拉PMOS晶体管的表面形成有一层拉应力层。所述方法包括：形成包含多个存储单元的存储单元阵列，每个存储单元包括至少一个下拉NMOS晶体管、一个传输NMOS晶体管和一个上拉PMOS晶体管；形成覆盖所述下拉NMOS晶体管和上拉PMOS晶体管表面的拉应力层。
该专利不仅提高了其读取裕度和写入裕度，而且还简化了制程，降低了工艺复杂程度。但并没有解决难以确认器件制程余量的问题。
中国专利(CN 100568512C)公开了以埋入式区域内连线形成的静态随机存取记忆体及其方法，该静态随机存储记忆体(SRAM)单元包括有另个晶体管。此些存储节点是使用区域内连线(Local Interconnects)来实作。第一层金属是置放在区域内连线的上方，但电性隔离于区域内连线。接触窗插塞(ContactPlug)是形成来使次单元(cell)耦合至此第一次金属。此接触窗插塞较佳是以与区域内连线不同的制程步骤来形成。
该专利具有诸多的优点及实用价值，在技术上有较大的进步，增进了多项功效，具有产业的广泛利用价值。但并没有解决难以确认器件制程余量的问题。
发明内容
本发明为解决现有技术确认器件制程余量成本高，费力、费时的问题，从而提供一种采用存储器监测器件制程余量的方法的技术方案。
提供一容量为64M的存储器，所述存储器包括有16个存储单元，每个存储单元包括有4个存储量为1M的块，每个所述块内部包括有一个存储地址，每个所述存储地址与一个IO端口一一对应，所述存储器通过IO端口读入被监测器件的数据；
其中，8个存储单元用于读取所述被监测器件的关键层的数据，另8个存储单元用于读取体现所示被监测器件的低工作电压良率的数据；
根据存入块中数据的数量获取所述器件的制程余量。
优选的，所述方法包括下述步骤：
步骤1.将所述被监测器件的关键层的分类分别存储于相应的所述块中；所述关键层包括四类：有源区、栅极、连接孔和通孔；
步骤2.将所述被监测器件按照体现低工作电压良率的数据分别存储于相应的所述块中；体现低工作电压的良率包括五类数据：多晶硅到连接孔的距离、离子注入的尺寸、多晶硅到掩膜层的距离、传输饱和电流与上拉饱和电流之比、电流放大倍数；
步骤3.根据存入块中的数据数量获取所述器件的制程余量。
优选的，步骤1中将所述被监测器件的关键层的分类分别存储的具体过程为：
将8个存储单元按照关键层的分类平均分为4个区域，每个区域用于读取一类关键层的尺寸，所述8个存储单元为用于读取被监测器件的关键层的尺寸的存储单元。
优选的，每个所述区域中两个所述块用于读取标准数据Q；其余的6个所述块分别用于读取：(Q-Q*15％,Q-Q*10％]，(Q-Q*10％,Q-Q*5％]，(Q-Q*5％,Q]，(Q,Q+Q*5％]，(Q+Q*5％,Q+Q*10％]和(Q+Q*10％,Q+Q*15％]。
优选的，步骤2中将所述被监测器件按照体现低工作电压良率的数据分别存储的具体过程为：
将8个存储单元按照关键层的分类平均分为4个区域，其中3个区域分别用于读取：所述离子注入的尺寸、所述传输饱和电流与上拉饱和电流之比和所述电流放大倍数；
另一个区域中的4个所述块用于读取多晶硅到连接孔的距离；另4个所述块用于读取多晶硅到掩膜层的距离；所述8个存储单元为用于读取体现所示被监测器件的低工作电压良率的数据的存储单元。
优选的，所述3个区域中每个所述区域中两个所述块用于读取标准数据P；其余的6个所述块分别用于读取：(P-P*15％,P-P*10％]，(P-P*10％,P-P*5％]，(P-P*5％,P]，(P,P+P*5％]，(P+P*5％,P+P*10％]和(P+P*10％,P+P*15％]。
优选的，所述4个用于读取多晶硅到连接孔的距离的所述块中有一个所述块用于读取的数据P；其余的3个所述块分别用于读取：(P-P*15％,P-P*10％]，(P-P*10％,P-P*5％]和(P-P*5％,P]；
所述4个用于读取多晶硅到掩膜层的距离的所述块中有一个所述块用于读取的数据P；其余的3个所述块分别用于读取：(P,P+P*5％]，(P+P*5％,P+P*10％]和(P+10％,P+P*15％]。
优选的，步骤3中根据存入块中的数据数量获取所述器件的制程余量的具体过程为：
将读取所述被监测器件的所述块的数据进行统计，若非标准数据的个数超出总数据个数的十万分之一，则所述被监测器件的制程余量失效；若非标准数据的个数未超出总数据个数的十万分之一，则所述被监测器件合格。
优选的，所述存储器为静态随机存储器。
本发明的有益效果：
采用本方法能够实时获得key layer的制程余量参数，并为制程提供控制范围，以避免因关键层超出预定范围，使关键改进批次无法获得关键数据，从而浪费晶圆，更延缓制程开发进度的问题，达到了成本低，省时省力的目的。
附图说明
图1为本发明采用存储器监测器件制程余量的方法流程图；
图2为存储器中每个块读取数据相应数据的框图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明提供一种采用存储器监测器件制程余量的方法为提供一容量为64M的存储器，存储器包括有16个存储单元(sector)，每个存储单元包括有4个存储量为1M的块(block)，每个块内部包括有一个存储地址，每个存储地址与一个IO端口一一对应，存储器通过IO端口读入被监测器件的数据；
其中，8个存储单元用于读取被监测器件的关键层的数据，另8个存储单元用于读取体现所示被监测器件的低工作电压良率的数据；
根据存入块中数据的数量获取器件的制程余量。
于上述技术方案基础上，进一步的，如图1所示，采用存储器监测器件制程余量的方法包括下述步骤：
步骤1.将被监测器件的关键层的分类分别存储于相应的块中：
关键层包括四类：有源区(AA)、栅极(Poly)、连接孔(CT)和通孔(VIA)；
将8个存储单元按照关键层的分类平均分为4个区域，每个区域用于读取一类关键层的尺寸，8个存储单元为用于读取被监测器件的关键层的尺寸的存储单元；
如图2所示每个区域中两个块用于读取标准数据(Baseline,简称BL)Q；其余的6个块分别用于读取：(Q-15％,Q-10％]，(Q-10％,Q-5％]，(Q-5％,Q]，(Q,Q+5％]，(Q+5％,Q+10％]和(Q+10％,Q+15％]；
步骤2.将被监测器件按照体现低工作电压良率的数据分别存储于相应的块中：
体现低工作电压(Vmin)的良率包括五类数据：多晶硅到连接孔的距离(Poly toCT)、离子注入的尺寸(NPO CD)、多晶硅到掩膜层的距离(Poly Ex(End Cap))、传输饱和电流与上拉饱和电流之比(Gamma)、电流放大倍数(Beta)；
NPO CD失效(split)主要原因在于交叉扩散(Cross Diffusion)，器件局域失配(Local Mismatch)导致低工作电压的良率流失。当硼或磷扩散到N+Poly/P+Poly会引起NMOS poly/PMOS poly的寄生电容变化，导致额定电压(Vt)升高，最终引起局域器件失配，低工作电压的良率流失；
Gamma、Beta主要是通过调整AA的尺寸来调节；
End Cap失效的主要原因有：当End Cap过短时，容易造成器件局域额定电压降低、饱和电流(Idsat)升高，最终引起局域器件失配，低工作电压的良率流失，减小离子注入的尺寸可以提高良率。
将8个存储单元按照关键层的分类平均分为4个区域，其中3个区域分别用于读取：离子注入的尺寸、传输饱和电流与上拉饱和电流之比和电流放大倍数；
如图2所示3个区域中每个区域中两个块用于读取标准数据P；其余的6个块分别用于读取：(P-15％,P-10％]，(P-10％,P-5％]，(P-5％,P]，(P,P+5％]，(P+5％,P+10％]和(P+10％,P+15％]；
另一个区域中的4个块用于读取多晶硅到连接孔的距离；另4个块用于读取多晶硅到掩膜层的距离；8个存储单元为用于读取体现所示被监测器件的低工作电压良率的数据的存储单元；
如图2所示4个用于读取多晶硅到连接孔的距离的块中有一个块用于读取的数据P；其余的3个块分别用于读取：(P-15％,P-10％]，(P-10％,P-5％]和(P-5％,P]；
如图2所示4个用于读取多晶硅到掩膜层的距离的块中有一个块用于读取的数据P；其余的3个块分别用于读取：(P,P+5％]，(P+5％,P+10％]和(P+10％,P+15％]。
步骤3.根据存入块中的数据数量获取器件的制程余量：
将读取被监测器件的块的数据进行统计，若非标准数据的个数超出总数据个数的十万分之一，则被监测器件的制程余量失效；若非标准数据的个数未超出总数据个数的十万分之一，则被监测器件合格。
通过该方法不仅可以监测器件制程余量，而且可以找出最优存储单元(bit-cell),获取更精确的统计数据，帮助了解器件的各种特性参数。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (8)

1.一种采用存储器监测器件制程余量的方法，其特征在于，
提供一容量为64M的存储器，所述存储器包括有16个存储单元，每个存储单元包括有4个存储量为1M的块，每个所述块内部包括有一个存储地址，每个所述存储地址与一个IO端口一一对应，所述存储器通过IO端口读入被监测器件的数据；
其中，8个存储单元用于读取所述被监测器件的关键层的数据，另8个存储单元用于读取体现所示被监测器件的低工作电压良率的数据；
根据存入块中数据的数量获取所述器件的制程余量；
还包括下述步骤：
步骤1.将所述被监测器件的关键层的分类分别存储于相应的所述块中；所述关键层包括四类：有源区、栅极、连接孔和通孔；
步骤2.将所述被监测器件按照体现低工作电压良率的数据分别存储于相应的所述块中；体现低工作电压的良率包括五类数据：多晶硅到连接孔的距离、离子注入的尺寸、多晶硅到掩膜层的距离、传输饱和电流与上拉饱和电流之比、电流放大倍数；
步骤3.根据存入块中的数据数量获取所述器件的制程余量。
2.如权利要求1所述一种采用存储器监测器件制程余量的方法，其特征在于，步骤1中将所述被监测器件的关键层的分类分别存储的具体过程为：
将8个存储单元按照关键层的分类平均分为4个区域，每个区域用于读取一类关键层的尺寸，所述8个存储单元为用于读取被监测器件的关键层的尺寸的存储单元。
3.如权利要求2所述一种采用存储器监测器件制程余量的方法，其特征在于，每个所述区域中两个所述块用于读取标准数据Q；其余的6个所述块分别用于读取：(Q-Q*15％,Q-Q*10％]，(Q-Q*10％,Q-Q*5％]，(Q-Q*5％,Q]，(Q,Q+Q*5％]，(Q+Q*5％,Q+Q*10％]和(Q+Q*10％,Q+Q*15％]。
4.如权利要求1所述一种采用存储器监测器件制程余量的方法，其特征在于，步骤2中将所述被监测器件按照体现低工作电压良率的数据分别存储的具体过程为：
将8个存储单元按照关键层的分类平均分为4个区域，其中3个区域分别用于读取：所述离子注入的尺寸、所述传输饱和电流与上拉饱和电流之比和所述电流放大倍数；
另一个区域中的4个所述块用于读取多晶硅到连接孔的距离；另4个所述块用于读取多晶硅到掩膜层的距离；所述8个存储单元为用于读取体现所示被监测器件的低工作电压良率的数据的存储单元。
5.如权利要求4所述一种采用存储器监测器件制程余量的方法，其特征在于，所述3个区域中每个所述区域中两个所述块用于读取标准数据P；其余的6个所述块分别用于读取：(P-P*15％,P-P*10％]，(P-P*10％,P-P*5％]，(P-P*5％,P]，(P,P+P*5％]，(P+P*5％,P+P*10％]和(P+P*10％,P+P*15％]。
6.如权利要求4所述一种采用存储器监测器件制程余量的方法，其特征在于，所述4个用于读取多晶硅到连接孔的距离的所述块中有一个所述块用于读取的数据P；其余的3个所述块分别用于读取：(P-P*15％,P-P*10％]，(P-P*10％,P-P*5％]和(P-P*5％,P]；
所述4个用于读取多晶硅到掩膜层的距离的所述块中有一个所述块用于读取的数据P；其余的3个所述块分别用于读取：(P,P+P*5％]，(P+P*5％,P+P*10％]和(P+10％,P+P*15％]。
7.如权利要求6所述一种采用存储器监测器件制程余量的方法，其特征在于，步骤3中根据存入块中的数据数量获取所述器件的制程余量的具体过程为：
将读取所述被监测器件的所述块的数据进行统计，若非标准数据的个数超出总数据个数的十万分之一，则所述被监测器件的制程余量失效；若非标准数据的个数未超出总数据个数的十万分之一，则所述被监测器件合格。
8.如权利要求1所述一种采用存储器监测器件制程余量的方法，其特征在于，所述存储器为静态随机存储器。
CN201410697305.2A 2014-11-26 2014-11-26 一种采用存储器监测器件制程余量的方法 Active CN104409380B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410697305.2A CN104409380B (zh) 2014-11-26 2014-11-26 一种采用存储器监测器件制程余量的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410697305.2A CN104409380B (zh) 2014-11-26 2014-11-26 一种采用存储器监测器件制程余量的方法

Publications (2)

Publication Number Publication Date
CN104409380A CN104409380A (zh) 2015-03-11
CN104409380B true CN104409380B (zh) 2017-05-17

Family

ID=52646996

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410697305.2A Active CN104409380B (zh) 2014-11-26 2014-11-26 一种采用存储器监测器件制程余量的方法

Country Status (1)

Country Link
CN (1) CN104409380B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1611956A (zh) * 2003-10-30 2005-05-04 株式会社东芝 试验装置、合格与否判定基准设定装置、试验方法以及试验程序
CN101118907A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 与非门型非挥发性存储器及其制造方法与操作方法
CN103187329A (zh) * 2011-12-28 2013-07-03 无锡华润上华科技有限公司 一种晶圆良率分析方法
CN103346103A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 检测多晶硅栅极与接触孔对准度的方法
CN103855050A (zh) * 2014-03-27 2014-06-11 上海华力微电子有限公司 晶圆良率监测方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425703B2 (en) * 2004-02-20 2008-09-16 Ebara Corporation Electron beam apparatus, a device manufacturing method using the same apparatus, a pattern evaluation method, a device manufacturing method using the same method, and a resist pattern or processed wafer evaluation method
JP2011023646A (ja) * 2009-07-17 2011-02-03 Renesas Electronics Corp 半導体装置及び半導体装置の製造管理方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1611956A (zh) * 2003-10-30 2005-05-04 株式会社东芝 试验装置、合格与否判定基准设定装置、试验方法以及试验程序
CN101118907A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 与非门型非挥发性存储器及其制造方法与操作方法
CN103187329A (zh) * 2011-12-28 2013-07-03 无锡华润上华科技有限公司 一种晶圆良率分析方法
CN103346103A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 检测多晶硅栅极与接触孔对准度的方法
CN103855050A (zh) * 2014-03-27 2014-06-11 上海华力微电子有限公司 晶圆良率监测方法

Also Published As

Publication number Publication date
CN104409380A (zh) 2015-03-11

Similar Documents

Publication Publication Date Title
US10269824B2 (en) Non-volatile memory structures having multi-layer conductive channels
US20230335185A1 (en) Gate-all-around memory devices
CN105390501A (zh) 一种fpga芯片及其制作方法
WO2014026458A1 (zh) 一种六晶体管静态随机存储器单元及其制作方法
CN103578529B (zh) 一种根据写数据改变电源供电的亚阈值存储单元
TWI819379B (zh) 具有凹陷閘極電晶體的外圍電路及其形成方法
CN103489914B (zh) 具有非对称晶体管的静态随机访问存储器及其控制方法
US6507511B1 (en) Secure and dense SRAM cells in EDRAM technology
CN110875065B (zh) 用于间隙等效系统及方法的dram感测放大器有源匹配填充特征
CN103325788B (zh) 一种八晶体管静态随机存储器单元
CN111201533B (zh) 物理不可克隆函数puf装置
CN104409380B (zh) 一种采用存储器监测器件制程余量的方法
Rajput et al. Energy efficient 9T SRAM with R/W margin enhanced for beyond Von-Neumann computation
Ollivier et al. Sustainable AI processing at the edge
CN102104045B (zh) P型otp器件及其制造方法
CN107369466A (zh) 一种基于FinFET器件的三字线存储单元
CN105514113A (zh) 一种3d非易失性存储器及其制造方法和降低功耗的方法
CN103515433A (zh) Nmos晶体管及其形成方法、sram存储单元电路
CN110968975B (zh) 一种单粒子辐照效应仿真方法
CN104464794B (zh) 一种非挥发性sram存储单元电路
CN104282331B (zh) 一种自适应抗软错误存储单元及存储电路
CN107393584B (zh) 一种基于FinFET器件的全摆幅单端读存储单元
Sharma et al. Performance and area scaling of 6T SRAM using SOI MOSFET at 32nm node
KR102029523B1 (ko) Otp 메모리에 기초한 mrom 메모리 제조 방법
Sugano et al. Design technology of stacked NAND‐type FeRAM with two‐transistor‐type memory cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant