CN104376143A - 基于近似逻辑电路的软错误屏蔽方法 - Google Patents

Abstract

本发明公开了一种基于近似逻辑电路的软错误屏蔽方法，以较低的面积/功耗代价换取与原电路功能接近的近似电路，并通过近似电路对原电路中的重要输出位或易错位进行屏蔽，忽略相对次要的输出位，达到高错误覆盖率且低代价的逻辑错误屏蔽系统。本发明能够实现高性价比的容错，相比于先前的容错方法，避免了传统的系统完全备份带来的高能耗/大面积开销，也没有自主容错的时钟能源过多消耗和数据路径亚稳态问题，无需回滚与修复，且对原电路具有无创性。

Description

基于近似逻辑电路的软错误屏蔽方法

技术领域

本发明涉及一种软错误屏蔽技术，具体涉及一种基于近似逻辑电路的软错误屏蔽方法。

背景技术

大规模数字集成电路己成为电子系统设计的趋势，随着集成电路工艺向深亚微米甚至纳米级发展，集成电路尺寸逐步缩小，其内部易发生单事件翻转，这种瞬态、随机、可恢复的错误称为软错误，电子器件发生软错误的概率受辐射水平、存储电荷及敏感源漏区域面积的影响。软错误在存储器中一直是极受关注的问题，而在组合逻辑电路中却一直未得到足够的重视，但随着电路向高频率、低功耗以及更小的噪声容限发展，软错误率在电路的组合逻辑部分不断增高。在2011年时，电路的组合逻辑部分软错误率已经与未防护的存储器单元相当，软错误问题已成为组合逻辑电路设计的重大问题。因此，迫切需要解决组合逻辑电路的容软错误问题。对于多数片上系统而言，芯片内部资源有限，对容错设计的功耗/面积开销有一定的限制，因此，以极小的面积/能耗代价获得最大的容错性能是集成电路设计中的挑战性问题。

研究人员针对门级容错提出了两种主要技术：错误检测与恢复和错误屏蔽。在错误检测与恢复方面，Mohanram提出了并发错误的检测方法、Almukhaizim提出了基于熵驱动奇偶树选择的错误检测方法等；尽管错误检测与恢复技术更为常用，但它所需的额外锁存器或触发器电路使系统面对不断增加的时钟能耗问题和数据路径亚稳态问题，而对于实时系统而言，只能采用错误屏蔽技术。有些研究为确保系统得到高容错性能，仍然引入面积代价较高的容错模型，如双模比较和三模冗余(TMR)，它们都能够达到100%的错误覆盖，但是分别需要100%和200%的面积/功耗为惩罚性代价，国内有关容错技术主要以TMR技术为主。为了减少开销，Mohanram提出局部屏蔽TMR方法和Gomes等将TMR结合近似电路方法，虽然易于实现，但仍然有成本高、引入大量的空间冗余、灵活性差、抗共模干扰能力差等缺点，而空间冗余与集成电路的低功耗要求以及芯片新工艺发展相矛盾。基于演化硬件的容错方法以进化电路特有的冗余特点和系统多样性为基础，克服了同构系统间错误相关而引起的相关失效问题，使容错系统达到更高的可靠性，其关键点在于寻求电路复杂度与可靠性的均衡，如Thorsten等提出的基于负相关方法的容错电路设计，通过引入负相关评价机制以减少电路错误相关性，增强容错的鲁棒性。但可扩展性问题一直是阻碍演化硬件应用于实际的最大障碍，也是基于演化硬件的容错设计面临的挑战性难题。

在芯片尺寸不断减小、电路软错误率不断提高的情况下，需要一种新的极小代价的软错误屏蔽方法。近似电路是2008年起国际电路设计领域兴起的研究热点，近似逻辑电路概念最早由Lu提出，它是在给定电路描述的基础上柔性地实现一个非精确电路，在近似电路研究中，Choudhury等、 Sierawski等、Clemente等以及Yuan等提出了多种近似电路模型，主要用于时序错误、逻辑错误的容错，有些近似电路表达不具有扩展性；Shin等提出的近似电路适用于精度允许误差的应用，例如图像和音频信号处理，这种电路并不能解决软错误问题。

发明内容

本发明的发明目的是提供一种基于近似逻辑电路的软错误屏蔽方法，以较低的面积/功耗代价换取与原电路功能接近的近似电路，并通过近似电路对原电路中的重要输出位或易错位进行屏蔽，忽略相对次要的输出位，实现以低代价达到高错误覆盖率的效果，满足集成电路系统中有限资源限制下的高可靠性需求。

为达到上述发明目的，本发明采用的技术方案是：一种基于近似逻辑电路的软错误屏蔽方法，包括如下步骤：

1）确定原电路需要逻辑错误屏蔽的空间和原电路近似的单向空间；

2）对实验电路进行逻辑综合，将得到的电路网表文件作为原电路形式；

3）在原电路基础上进行近似电路的逻辑综合，得到电路的多级逻辑函数：

（1）

其中，S为电路的全局逻辑函数，S ₁, S ₂ … S _n-1为电路局部节点函数，每个节点函数为“乘积和”逻辑表达式，根据公式（1）创建电路树，将电路的节点存储于所述电路树；

4）根据步骤3）中的多级逻辑函数对节点进行立方体开闭集选择属性的分配；

5）确定节点立方体的选择属性后，在非屏蔽空间中，选择覆盖较多最小项的立方体产生的近似电路；

6）对每个节点选择立方体后计算电路的输出逻辑，判断输出的逻辑位是否在屏蔽空间内，若是，则重新选择其他立方体，否则继续下一个节点的立方体选择；

7）重复步骤6）至所有节点都经过立方体选择，完成原电路的近似计算，将计算得到的近似电路存储于树中，并写入网表文件；

8）根据公式（2）将原电路和近似电路进行组合实现屏蔽系统：

  （2）

其中，S _0-appro 和S _1-appro 是原电路S的两个单向近似电路，S _1-apr代表开集近似电路，S _0-apr代表闭集近似电路。

上述技术方案中，所述原电路和近似电路的存储文件为BLIF格式。

上述技术方案中，所述近似电路与原电路的逻辑功能比，所述近似电路与原电路的面积比，所述近似电路与原电路的功耗比。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：

1．本发明采用单向近似电路作为原电路的屏蔽电路，能够对原电路中瞬态翻转引起的逻辑错误进行覆盖，并能实现高性价比的容错系统。

2.本发明采用基于BLIF的多级近似电路逻辑表达，提高了近似电路的可扩展性，从而保证了容错系统的可扩展性。

附图说明

图1是实施例一中本发明的设计流程图。

图2是实施例一中逻辑错误屏蔽空间下的单向近似电路示意图。

图3是基于BLIF层结构的多级近似电路逻辑综合示意图。

图4是单向近似电路与原电路组成逻辑错误覆盖的电路系统示意图。

图5是实施例二中cmb原电路示意图。

图6是实施例二中cmb电路的一个1-近似电路示意图。

图7是实施例二中cmb电路和容错系统的仿真波形示意图。

图8是实施例三中x2原电路示意图。

图9是实施例三中x2电路的一个1-近似电路示意图。

图10是实施例三中x2电路和容错系统的仿真波形示意图。

具体实施方式

下面结合附图及实施例对本发明作进一步描述：

实施例一：参见图1所示，一种基于近似逻辑电路的软错误屏蔽方法，包括如下步骤：

1）确定原电路需要逻辑错误屏蔽的空间和原电路近似的单向空间，如图2所示，其中∑ ^err 为原电路中需要屏蔽的区域，1-近似电路的逻辑功能达到原电路的81%，所耗费的逻辑门数量为原电路的44.4%，0-近似电路功能为原电路的81%，逻辑门数量为原电路的27.9%，可以看出近似电路具有更高的性价比；

2）通过Berkeley研究中心的开源abc工具对实验电路进行逻辑综合，将得到的BLIF格式的电路网表文件作为原电路形式；

3）在原电路基础上进行近似电路的逻辑综合，得到电路的多级逻辑函数：

（1）

其中，S为电路的全局逻辑函数，S ₁, S ₂ … S _n-1为电路局部节点函数，每个节点函数为“乘积和”逻辑表达式，根据公式（1）创建电路树，将电路的节点存储于所述电路树；

4）由公式（1）可知，S中所有中间节点到输出端都只有唯一路径，即，若P中出现偶数的“非”运算时，S _n '为0-近似时，函数S'为0-近似电路，当S _n '为1-近似时，S'为1-近似电路；若P中出现，奇数“非”运算时，S _n '为0-近似时，S'为1-近似电路，当S _n '为1-近似时，S'为0-近似电路，因此，局部节点函数S _n 到达S端的唯一路径中“非”运算数量决定节点选择开集或闭集立方体，根据该原则对节点进行立方体开闭集选择属性的分配；

5）确定节点立方体的选择属性后，在非屏蔽空间中，选择覆盖较多最小项的立方体产生的近似电路；

6）对每个节点选择立方体后计算电路的输出逻辑，判断输出的逻辑位是否在屏蔽空间内，若是，则重新选择其他立方体，否则继续下一个节点的立方体选择；

7）重复步骤6）至所有节点都经过立方体选择，完成原电路的近似计算，将计算得到的近似电路存储于树中，并写入网表文件；

8）根据公式（2）将原电路和近似电路进行组合实现屏蔽系统：

  （2）

其中，S表示原电路布尔函数，S _0-appro 和S _1-appro 是原电路S的两个单向近似电路，S _1-apr代表开集近似电路，S _0-apr代表闭集近似电路。

本实施例中，采用近似电路逻辑综合程序（Java+Eclipse）对电路进行逻辑综合，参见图3所示，（a）中原电路包含6个节点(S, S ₁, S ₂, S ₃, n ₁, n ₂)和4位输入端，该电路由15个逻辑门组成，（b）中为一个1-近似电路，它能够降低40%的面积消耗和实现100%的功能，该近似电路是删除了节点S ₁中的一个“1”型局部立方体“1- 1”和节点S ₂中“0”型立方体“0 0- 0”。由于“0”型节点S ₂到输出端S的路径上只有包含一个NOT门，因此产生了1-近似电路。（c）中的1-近似电路实现了60%面积优化和75%的功能，它是通过删除“1”型节点S中的局部立方体“-0 -1”。

参见图4所示，为对应步骤8）中函数G的基于单向近似电路的容软错误系统，该系统由0-近似电路与原电路通过“与”门连接，再与1-近似电路通过“或”门连接。基于近似电路的屏蔽系统只能保证受屏蔽部分输出比特位的正确性。对于1-近似电路，∑ ^err 是电路开集的子集，在空间∑ ^err ∪∑ ^off 中，容错电路能够输出正确的1比特位，当处于∑\(∑^err∪∑^off)中，近似电路无法保证输出正确性；同理，对于0-近似电路，∑ ^err 是电路闭集的子集，容错电路能够输出正确的0比特位，当处于∑\(∑^err∪∑^on)中，近似电路无法保证输出正确性。

实施例二：参见图5至7所示，为LGSynth93库中的基准电路cmb，该电路具有16位输入和4位输出。原电路包含了51个逻辑门，而1-近似电路包含了28个逻辑门，1-近似电路在达到95.8逻辑功能的同时节省了59.7%的逻辑门数量和46.4%的功耗。图7中，仿真时间设置为1 us，输入组合分别为0,26,65535,9876，…。符号“_org” 表示原电路的波形, “_appro”表示近似电路的波形，“_faulttolerance”表示原电路与1-近似电路组合的容错系统输出波形， “q”，“r”，“s” 和“t” 表示4位输出端。由图7可知，有两个由1变为0的逻辑错误，当s输出端发生1->0的跳变，由近似电路和原电路组成的屏蔽系统在该错误跳变时，输出端仍然正确；同样地，在t输出端发生的逻辑错误1->0跳变，容错系统输出的逻辑位仍然正确。除此以外，观测到的电路毛刺，也因为近似电路与原电路的相互屏蔽使得系统的输出不受到影响。

实施例三：参见图8至10所示，为LGSynth93库中的基准电路x2，该电路具有10位输入和7位输出，其原电路复杂度稍高于cmb。原电路包含了85个逻辑门，而1-近似电路包含33个逻辑门，1-近似电路在达到94.3%逻辑功能的同时节省了61.7%的逻辑门数量和23.2%的功耗。图10中，输入组合是一组随机数值，其中，符号“_org” 表示原电路的波形, “_appro”表示近似电路的波形，“_faulttolerance”表示原电路与1-近似电路组合的容错系统输出波形，“l”，“k”，“m”，“n”，“o”，“p”和“q”表示7位输出端。在x2原电路的所有输出端中都观测到了1->0跳变的毛刺，在容错系统的 k和1输出端，毛刺由于受到近似电路的屏蔽而消失，在容错电路其它输出端中，由于其出现区域没有近似电路屏蔽，所以仍然存在；x2近似电路的m输出端也出现了毛刺，在该区域容错电路得到原电路屏蔽，因此其毛刺消失。这说明了容错电路中，近似电路与原电路在相互覆盖区域实现相互屏蔽，1->0跳变的毛刺可以得到屏蔽，因此，基于近似电路的逻辑错误屏蔽电路在屏蔽区域是可以实现容错的。

Claims (2)

1.一种基于近似逻辑电路的软错误屏蔽方法，其特征在于，包括如下步骤：

1）确定原电路需要逻辑错误屏蔽的空间和原电路近似的单向空间；

2）对实验电路进行逻辑综合，将得到的电路网表文件作为原电路形式；

3）在原电路基础上进行近似电路的逻辑综合，得到电路的多级逻辑函数：

（1）

其中，S为电路的全局逻辑函数，S ₁, S ₂ … S _n-1为电路局部节点函数，每个节点函数为“乘积和”逻辑表达式，根据公式（1）创建电路树，将电路的节点存储于所述电路树；

4）根据步骤3）中的多级逻辑函数对节点进行立方体开闭集选择属性的分配；

5）确定节点立方体的选择属性后，在非屏蔽空间中，选择覆盖较多最小项的立方体产生的近似电路；

6）对每个节点选择立方体后计算电路的输出逻辑，判断输出的逻辑位是否在屏蔽空间内，若是，则重新选择其他立方体，否则继续下一个节点的立方体选择；

7）重复步骤6）至所有节点都经过立方体选择，完成原电路的近似计算，将计算得到的近似电路存储于树中，并写入网表文件；

8）根据公式（2）将原电路和近似电路进行组合实现屏蔽系统：

（2）

其中，S _0-appro 和S _1-appro 是原电路S的两个单向近似电路，S _1-apr代表开集近似电路，S _0-apr代表闭集近似电路。

2.根据权利要求1所述的一种基于近似逻辑电路的软错误屏蔽方法，其特征在于：所述原电路和近似电路的存储文件为BLIF格式。