CN104362093B - 一种soi器件结构及其制作方法 - Google Patents
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Abstract
本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
Description
技术领域
本发明属于半导体制造领域，涉及一种SOI器件结构及其制作方法。
背景技术
近年来，绝缘体上材料以其独特的绝缘埋层结构，能降低衬底的寄生电容和漏电电流，在低压、低功耗、高温、抗辐射器件等诸多领域得到了广泛的应用。制备更小尺寸、更高性能的器件一直是半导体工业发展的目标和方向，随着超大规模集成电路技术进入到22nm节点及以下，对集成电路的特征尺寸提出了更高要求。
CMOS为了较低的功率和较高速度而采用绝缘体上硅(SOI)技术。器件面积越小、密度越高，制造出的芯片成本越低。
在目前半导体制作工艺中，一般采用区域氧化法(localized oxidationisolation,LOCOS)或是浅沟槽隔离(shallow trench isolation,STI)方法来进行元件之间的隔离，以避免元件间相互干扰而产生短路现象。随着半导体芯片的设计与制造线宽变得越来越细时，LOCOS制作工艺中所产生的凹坑(pits)、晶体缺陷(crystal defect)以及鸟喙(bird’s beak)长度过长等缺点，便将大幅地影响半导体芯片的特性，且LOCOS方法所产生的场氧化层占据较大的体积而会影响整个半导体芯片的集成度(integration)。因此在亚微米(submicron)的多栅极场效晶体管制作工艺中，尺寸较小、可提高半导体芯片的集成度的浅沟槽隔离(shallow trench isolation，简称STI)制作工艺遂成为近来被广泛使用的隔离技术，用以隔离各MOS晶体管。
然而，随着半导体制造工艺节点越来越小，如何在保证器件性能的基础上进一步减小器件、芯片的面积，节省成本，成为本领域技术人员亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI器件结构及其制作方法，用于进一步减小器件、芯片的面积，节省制造成本。
为实现上述目的及其他相关目的，本发明提供一种SOI器件结构，包括自下而上依次为背衬底、埋氧层及顶层硅的SOI衬底，所述顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述MOS晶体管包括源极、漏极及栅极；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与所述栅极连接。
可选地，所述收容空间中除所述侧壁栅极以外的区域被绝缘层所填充。
可选地，所述侧壁栅极的材料为多晶硅。
可选地，所述侧壁栅极的厚度大于100埃，所述侧壁栅极的高度为所述顶层硅厚度的0.25～1倍。
可选地，所述侧壁栅极与所述有源区侧壁之间形成有侧壁栅氧化层。
可选地，所述有源区侧壁包括一掺杂层。
可选地，所述浅沟槽隔离结构底部形成有一牺牲层。
本发明还提供一种SOI器件结构的制作方法，至少包括以下步骤：
S1：提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成底部到达所述埋氧层上表面的浅沟槽隔离开口；
S2：在所述浅沟槽隔离开口中依次形成牺牲层及浅沟槽隔离材料层，并进行平坦化，形成浅沟槽隔离结构；所述浅沟槽隔离结构隔离出有源区；
S3：去除所述牺牲层，以在所述有源区侧壁与所述浅沟槽隔离结构之间形成收容空间；
S4：沉积栅极材料层，并进行刻蚀，以在所述有源区上方形成栅极，其中，沉积于所述收容空间中且被所述栅极覆盖的栅极材料层构成侧壁栅极；
S5：继续制作源极及漏极，形成MOS晶体管。
可选地，于所述步骤S4中，刻蚀所述栅极材料层形成所述栅极时，进行预设时间的过刻蚀，将所述收容空间中未被所述栅极覆盖的栅极材料层去除。
可选地，进一步在所述收容空间中填充绝缘层。
可选地，于所述步骤S1中，形成所述浅沟槽隔离开口后，在所述浅沟槽隔离开口侧壁形成侧壁氧化层。
可选地，于所述步骤S1中，形成所述浅沟槽隔离开口后，在所述浅沟槽隔离开口侧壁进行离子注入，形成掺杂层。
可选地，于所述步骤S3中，所述收容空间的高度为所述顶层硅厚度的0.25～1倍，所述浅沟槽隔离结构底部保留部分牺牲层。
可选地，所述侧壁栅极的厚度大于100埃。
如上所述，本发明的一种SOI器件结构及其制作方法，具有以下有益效果：(1)本发明通过简单的工艺优化，形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；(2)本发明的SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；(3)本发明的SOI器件结构中，浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，因此该结构能够提高器件的抗总剂量辐射能力。
附图说明
图1显示为本发明的SOI器件结构在实施例一中的X-X向剖面示意图。
图2显示为本发明的SOI器件结构在实施例一中的Y-Y向剖面示意图。
图3显示为本发明的SOI器件结构在实施例二中的X-X向剖面示意图。
图4显示为本发明的SOI器件结构在实施例二中的Y-Y向剖面示意图。
图5显示为本发明的SOI器件结构在实施例三中的X-X向剖面示意图。
图6显示为本发明的SOI器件结构在实施例三中的Y-Y向剖面示意图。
图7显示为本发明的SOI器件结构在实施例四中的X-X向剖面示意图。
图8显示为本发明的SOI器件结构在实施例四中的Y-Y向剖面示意图。
图9显示为本发明的SOI器件结构的制作方法中提供的SOI衬底的剖面示意图。
图10显示为本发明的SOI器件结构的制作方法中在SOI衬底上形成衬垫氧化层及刻蚀停止层的示意图。
图11显示为本发明的SOI器件结构的制作方法中在顶层硅中形成浅沟槽隔离开口的示意图。
图12显示为本发明的SOI器件结构的制作方法中在浅沟槽隔离开口侧壁形成侧壁氧化层的示意图。
图13显示为本发明的SOI器件结构的制作方法中在浅沟槽隔离开口侧壁进行离子注入形成掺杂层的示意图。
图14显示为本发明的SOI器件结构的制作方法中在浅沟槽隔离开口中形成牺牲层的示意图。
图15显示为本发明的SOI器件结构的制作方法中在浅沟槽隔离开口中形成浅沟槽隔离材料层的示意图。
图16显示为本发明的SOI器件结构的制作方法中进行平坦化，形成浅沟槽隔离结构的示意图。
图17显示为本发明的SOI器件结构的制作方法中去除牺牲层，使有源区侧壁与浅沟槽隔离结构之间形成收容空间，且收容空间的高度等于顶层硅厚度的示意图。
图18显示为本发明的SOI器件结构的制作方法中去除牺牲层，使有源区侧壁与浅沟槽隔离结构之间形成收容空间，且收容空间的高度小于顶层硅厚度的示意图。
图19显示为本发明的SOI器件结构的制作方法中去除侧壁氧化层及衬垫氧化层的示意图。
图20显示为本发明的SOI器件结构的制作方法中生长栅氧化层及侧壁栅氧化层的示意图。
元件标号说明
1 背衬底
2 埋氧层
3 顶层硅
4 浅沟槽隔离结构
5 有源区
6 栅极
7 侧壁栅极
8 源极
9 漏极
10 衬垫氧化层
11 牺牲层
12 刻蚀停止层
13 浅沟槽隔离开口
14 浅沟槽隔离材料层
15 收容空间
16 绝缘层
17 侧壁栅氧化层
18 侧壁氧化层
19 栅氧化层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种SOI器件结构，请参阅图1至图2，分别显示为该SOI器件结构的X-X向剖面示意图及Y-Y向剖面示意图，如图所示，该SOI器件结构包括自下而上依次为背衬底1、埋氧层2及顶层硅3的SOI衬底，所述顶层硅3中形成有由浅沟槽隔离结构4隔离的有源区5，所述有源区5中形成有MOS晶体管；所述MOS晶体管包括源极8、漏极9及栅极6；所述有源区5侧壁与所述浅沟槽隔离结构4之间形成有一收容空间15，所述MOS晶体管还包括一对侧壁栅极7，该一对侧壁栅极7嵌入所述收容空间15中，并与所述栅极6连接。
需要指出的是，上述X-X向及Y-Y向是相对于所述SOI衬底所在平面而言，在该平面上建立坐标系X-Y，其中X-X向代表沿X轴方向并垂直于所述平面剖开，Y-Y向代表沿Y轴方向并垂直于所述平面剖开。本发明中，Y轴与源漏方向一致，X轴垂直于源漏方向。
具体的，所述侧壁栅极7的材料可与所述栅极5的材料相同，包括但不限于多晶硅。所述侧壁栅极7的厚度优选为大于100埃。所述侧壁栅极7的高度为所述顶层硅3厚度的0.25～1倍。本实施例中，所述侧壁栅极7的高度以等于所述顶层硅3厚度为例。
所述侧壁栅极7的存在，使得SOI器件的有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，因此该结构能够提高器件的抗总剂量辐射能力。
进一步的，所述侧壁栅极7与所述有源区5侧壁之间可形成有侧壁栅氧化层17。所述侧壁栅氧化层17有利于所述侧壁栅极7对有源区侧壁沟道的调节。
进一步的，所述有源区5侧壁还可包括一掺杂层(未图示)，所述掺杂层中的掺杂原子包括但不限于硼、磷及砷中的至少一种，其中，所述掺杂层的掺杂类型与MOS管的阱掺杂类型一致，例如，若制作的MOS晶体管为PMOS管，则所述掺杂层中的掺杂原子可以为磷或砷等，若制作的MOS晶体管为NMOS管，则所述掺杂层中的掺杂原子可以为硼等，此处不应过分限制本发明的保护范围。所述掺杂层的存在可以调节所述侧壁栅极7所控制的沟道的阈值电压，优化器件性能。
需要指出的是，所述浅沟槽隔离结构4底部可形成有一牺牲层11，所述牺牲层11的材料包括但不限于氮化硅等绝缘材料，不会影响STI的隔离性能。
本发明的SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，因此该结构能够提高器件的抗总剂量辐射能力。
实施例二
本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中，所述侧壁栅极的高度等于顶层硅的厚度，而本实施例中，所述侧壁栅极的高度小于所述顶层硅的厚度。
请参阅图3及图4，分别显示为本发明的SOI器件结构的X-X向剖面示意图及Y-Y向剖面示意图。作为示例，所述侧壁栅极7的高度约为所述顶层硅厚度的一半。相应的，所述浅沟槽隔离结构4的底部及下部周围被牺牲层11所包围，所述前沟槽隔离结构4的上部周围为收容空间15。
本实施例中，尽管所述侧壁栅极7的高度小于所述顶层硅3的厚度，其仍然可将有源区的部分侧壁变成沟道，在相同的器件面积下，可以增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极部分隔开，使得STI部分远离有源区侧壁，因此该结构能够提高器件的抗总剂量辐射能力。
实施例三
本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中，所述收容空间中除了侧壁栅极以外，其余区域未被填充，而本实施例中，所述收容空间中除所述侧壁栅极以外的区域被绝缘层所填充。
请参阅图5及图6，分别显示为本实施例中SOI器件结构的X-X向剖面示意图及Y-Y向剖面示意图。其中，所述收容空间15中除所述侧壁栅极7以外的区域被绝缘层16所填充。所述绝缘层16包括但不限于二氧化硅、氮化硅等绝缘材料。所述绝缘层16填充于所述收容空间15中，可以防止周围间隙导致的浅沟槽隔离结构隔绝性能变差。
实施例四
本实施例与实施例二采用基本相同的技术方案，不同之处在于，实施例二中，所述收容空间中除了侧壁栅极以外，其余区域未被填充，而本实施例中，所述收容空间中除所述侧壁栅极以外的区域被绝缘层所填充。
请参阅图7及图8，分别显示为本实施例中SOI器件结构的X-X向剖面示意图及Y-Y向剖面示意图。其中，所述收容空间15中除所述侧壁栅极7以外的区域被绝缘层16所填充。所述绝缘层16包括但不限于二氧化硅、氮化硅等绝缘材料。所述绝缘层16填充于所述收容空间15中，可以防止上部周围间隙导致的浅沟槽隔离结构隔绝性能变差。
实施例五
请参阅图9～图20、图1～图8，本发明还提供一种SOI器件结构的制作方法，至少包括以下步骤：
S1：提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成底部到达所述埋氧层上表面的浅沟槽隔离开口；
S2：在所述浅沟槽隔离开口中依次形成牺牲层及浅沟槽隔离材料层，并进行平坦化，形成浅沟槽隔离结构；所述浅沟槽隔离结构隔离出有源区；
S3：去除所述牺牲层，以在所述有源区侧壁与所述浅沟槽隔离结构之间形成收容空间；
S4：沉积栅极材料层，并进行刻蚀，以在所述有源区上方形成栅极，其中，沉积于所述收容空间中且被所述栅极覆盖的栅极材料层构成侧壁栅极；
S5：继续制作源极及漏极，形成MOS晶体管。
请参阅图9至图13，首先执行步骤S1：提供一自下而上依次包括背衬底1、埋氧层2及顶层硅3的SOI衬底，在所述顶层硅3中形成底部到达所述埋氧层2上表面的浅沟槽隔离开口13。
具体的，首先提供一SOI衬底(如图9所示)，在所述SOI衬底上依次形成衬垫氧化层10及刻蚀停止层12(如图10所示)，其中所述衬垫氧化层10优选为二氧化硅，可通过热氧化或沉积法形成；所述刻蚀停止层12包括但不限于氮化硅，本实施例中，所述刻蚀停止层12以氮化硅为例。然后通过光刻、显影等半导体常规工艺将所述刻蚀停止层12图形化，并对所述衬垫氧化层10及顶层硅3进行刻蚀，在所述顶层硅3中形成底部到达所述埋氧层2上表面的浅沟槽隔离开口13(如图11所示)。
进一步的，形成所述浅沟槽隔离开口13后，可在所述浅沟槽隔离开口13侧壁形成侧壁氧化层18(如图12所示)，该侧壁氧化层18可采用二氧化硅，通过热氧化法形成。所述侧壁氧化层18可以修复刻蚀有源区侧壁的刻蚀损伤。
进一步的，形成所述浅沟槽隔离开口13后，可在所述浅沟槽隔离开口13侧壁进行离子注入(如图13所示)，形成掺杂层(未图示)。所述掺杂层中的掺杂原子包括但不限于硼、磷及砷中的至少一种，其中，所述掺杂层的掺杂类型与MOS管的阱掺杂类型一致，例如，若制作的MOS晶体管为PMOS管，则所述掺杂层中的掺杂原子可以为磷或砷等，若制作的MOS晶体管为NMOS管，则所述掺杂层中的掺杂原子可以为硼等，此处不应过分限制本发明的保护范围。。所述掺杂层的存在可以调节所述侧壁栅极7所控制的沟道的阈值电压，优化器件性能。
然后请参阅图14至图16，执行步骤S2：在所述浅沟槽隔离开口13中依次形成牺牲层11及浅沟槽隔离材料层14，并进行平坦化，形成浅沟槽隔离结构4；所述浅沟槽隔离结构4隔离出有源区。
具体的，首先通过化学气相沉积法在所述浅沟槽隔离开口13中形成所述牺牲层11(如图14所示)，所述牺牲层11的材料包括但不限于氮化硅等绝缘材料，优选为与所述刻蚀停止层12的材料相同，便于后续一同除去。本实施例中，所述牺牲层11及刻蚀停止层12的材料均以氮化硅为例。其中，位于所述浅沟槽隔离开口13侧壁上的牺牲层11的厚度优选为大于100埃。接着再沉积浅沟槽隔离材料层14(如图15所示)，所述浅沟槽隔离材料层14可以为但不限于二氧化硅等绝缘材料。然后采用化学机械抛光等方法进行平坦化，形成浅沟槽隔离结构4(如图16所示)，所述浅沟槽隔离结构4隔离出有源区。其中，所述刻蚀阻挡层12作为平坦化过程中的停止层，便于精确控制平坦化后期留下的薄膜厚度。
接着请参阅图17，执行步骤S3：去除所述牺牲层11，以在所述有源区侧壁与所述浅沟槽隔离结构4之间形成收容空间15。
具体的，采用湿法腐蚀去除所述牺牲层11，由于所述牺牲层11的材料与所述刻蚀停止层12的材料相同，所述刻蚀停止层12也在该过程中被去除。所述牺牲层11被去除后，在所述有源区侧壁与所述浅沟槽隔离结构4之间得到了收容空间15，所述收容空间15的高度为所述顶层硅厚度的0.25～1倍。本实施例中，所述收容空间15以等于所述顶层硅厚度为例(如图17所示)，在另一实施例中，所述收容空间15的高度也可以小于所述顶层硅3的厚度(如图18所示)。
具体的，可通过控制湿法腐蚀溶液的浓度及腐蚀时间来调节最终形成的收容空间的高度大小。需要指出的是，所述浅沟槽隔离结构4底部仍保留部分牺牲层11，一方面是由于工艺的限制，难以将所述浅沟槽隔离结构4底部的所有牺牲层11去除干净，另一方面，所述浅沟槽隔离结构4底部仍保留部分牺牲层11可以防止所述浅沟槽隔离结构4位置发生偏离甚至脱离。由于所述牺牲层11亦为绝缘材料，因此不会影响所述浅沟槽隔离结构4的隔离性能。
再请参阅图19、图20、图1及图2，执行步骤S4及S5：沉积栅极材料层，并进行刻蚀，以在所述有源区上方形成栅极6，其中，沉积于所述收容空间中且被所述栅极覆盖的栅极材料层构成侧壁栅极7；然后继续制作源极8及漏极9，形成MOS晶体管，得到SOI器件结构，其中，图1显示为形成的SOI器件结构的X-X向剖面示意图，图2显示为形成的SOI器件结构的Y-Y向剖面示意图。
具体的，利用光刻、刻蚀和离子注入等工艺形成栅极结构；其中，由于栅氧化层的工艺要求较高，先前形成的侧壁氧化层18及衬垫氧化层10不能满足要求，因此需要先去除所述侧壁氧化层18及衬垫氧化层10(如图19所示)，然后再重新热氧化形成栅氧化层19及侧壁栅氧化层17(如图20所示)。形成栅氧化层19及侧壁栅氧化层17后，沉积栅极材料层，并进行刻蚀，以在所述有源区上方形成栅极6，其中，沉积于所述收容空间15中且被所述栅极覆盖的栅极材料层构成侧壁栅极7(如图1及图2所示)。
然后进行轻掺杂漏(LDD)注入，在栅极6两侧的SOI衬底中形成轻掺杂漏极和轻掺杂源极；接着在所述栅极6侧壁形成侧墙(未图示)，防止后续进行源漏注入时过于接近沟道以致发生源漏穿通；再对所述栅极6两侧的SOI衬底进行离子注入，从而形成源极8及漏极9。最后再形成覆盖所述栅极5、源极7及漏极6的钝化层，并形成接触通孔及金属接触(未图示)，此为本领域的常规工艺，此处不再详述。
具体的，所述侧壁栅极的厚度优选为大于100埃。本实施例中，所述栅极材料层可采用多晶硅，相应的，所述栅极6及侧壁栅极7的材料为多晶硅。
需要指出的是，由于所述栅极6在X-X方向上两端分别与所述浅沟槽隔离结构4接触，而在Y-Y方向(源漏方向)上两端未与所述浅沟槽隔离结构4接触(此为栅极常规做法，此处不再详述)，因此仅沉积于所述收容空间15中且被所述栅极6覆盖的栅极材料层构成侧壁栅极7，对于所述收容空间15中填充的但未被所述栅极6覆盖的栅极材料层，可以在刻蚀所述栅极材料层形成所述栅极时，进行预设时间的过刻蚀，将所述收容空间中未被所述栅极覆盖的栅极材料层去除，防止该部分栅极材料层与所述侧壁栅极7及栅极6连接，影响器件电压的控制。。
当然，去除所述收容空间15中多余的栅极材料层后，还可以进一步在所述收容空间中填充绝缘层，所述绝缘层16包括但不限于二氧化硅、氮化硅等绝缘材料。所述绝缘层16填充于所述收容空间15中，可以防止周围间隙导致的浅沟槽隔离结构隔绝性能变差。(如图5及图6所示，或如图7及图8所示)
具体的，可以在形成栅极侧壁层、钝化层等工艺过程中利用沉积到所述收容空间15中的绝缘材料作为所述绝缘层16，也可以通过单独的工艺步骤填充所述收容空间15形成绝缘层，此处不应过分限制本发明的保护范围。
在另一实施例中，于所述步骤S3中形成的所述收容空间15的高度小于所述顶层硅3的厚度(如图18所示)，因此形成栅极6、源极8及漏极9之后得到的器件剖视图如图3及图4所示，相应地，所述侧壁栅极7的高度小于所述顶层硅3的厚度。尽管所述侧壁栅极7的高度小于所述顶层硅3的厚度，其仍然可将有源区的部分侧壁变成沟道，在相同的器件面积下，可以增加器件的有效宽度，进而增加驱动电流，提高器件性能。
本发明的SOI器件结构的制作方法通过简单的工艺优化，形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；制作得到的SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且使得浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
综上所述，本发明的一种SOI器件结构及其制作方法，具有以下有益效果：(1)本发明通过简单的工艺优化，形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；(2)本发明的SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；(3)本发明的SOI器件结构中，浅沟槽隔离结构与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，因此该结构能够提高器件的抗总剂量辐射能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种SOI器件结构的制作方法，其特征在于，至少包括以下步骤：
S1：提供一自下而上依次包括背衬底、埋氧层及顶层硅的SOI衬底，在所述顶层硅中形成底部到达所述埋氧层上表面的浅沟槽隔离开口；
S2：在所述浅沟槽隔离开口中依次形成牺牲层及浅沟槽隔离材料层，并进行平坦化，形成浅沟槽隔离结构；所述浅沟槽隔离结构隔离出有源区；
S3：去除所述牺牲层，以在所述有源区侧壁与所述浅沟槽隔离结构之间形成收容空间；
S4：沉积栅极材料层，并进行刻蚀，以在所述有源区上方形成栅极，其中，沉积于所述收容空间中且被所述栅极覆盖的栅极材料层构成侧壁栅极；
S5：继续制作源极及漏极，形成MOS晶体管。
2.根据权利要求1所述的SOI器件结构的制作方法，其特征在于：于所述步骤S4中，刻蚀所述栅极材料层形成所述栅极时，进行预设时间的过刻蚀，将所述收容空间中未被所述栅极覆盖的栅极材料层去除。
3.根据权利要求2所述的SOI器件结构的制作方法，其特征在于：进一步在所述收容空间中填充绝缘层。
4.根据权利要求1所述的SOI器件结构的制作方法，其特征在于：于所述步骤S1中，形成所述浅沟槽隔离开口后，在所述浅沟槽隔离开口侧壁形成侧壁氧化层。
5.根据权利要求1所述的SOI器件结构的制作方法，其特征在于：于所述步骤S1中，形成所述浅沟槽隔离开口后，在所述浅沟槽隔离开口侧壁进行离子注入，形成掺杂层。
6.根据权利要求1所述的SOI器件结构的制作方法，其特征在于：于所述步骤S3中，所述收容空间的高度为所述顶层硅厚度的0.25～1倍，所述浅沟槽隔离结构底部保留部分牺牲层。
7.根据权利要求1所述的SOI器件结构的制作方法，其特征在于：所述侧壁栅极的厚度大于100埃。
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